IC Compilerの配線長に制約を設定する (set_max_length)

IC Compile rでは通常使用する配線長に制約はない．意図的に制約を設けたいときは，
set_max_length オプションを使用することができる．
> set_max_length integer design
このオプションは設計者がトップレベルで配線バッファを挿入することを想定しているので，バッファ挿入コマンド create_buffer_tree と併用することが想定されている．
> set_max_length integer design
> create_buffer_tree -on_route
create_buffer_tree コマンドを実行するとバッファの挿入と配線がされてしまうので，配線を後でしたい場合は -skip_detail_route オプションをつけるとよい．

Calibre で cell is referenced but not defined とエラーが出る

Calibre LVS で
ERROR: Cell cellname is referenced but not defined
と表示されて LVS が止まる場合，GDS 中で参照されているセルのレイアウトが空である可能性がある．例えば参照している Milkyway が参照している Milkyway (孫)の参照が切れた状態で GDS を出力すると，孫に格納されていた Cell View が読み取れず空のレイアウトができてしまい，LVS が実行できなくなる．

とりあえず動かしたい場合は，空の GDS を参照しているマクロを GDS とソースネットから削除すれば LVS が動くようになる．

ソースネットではなくて GDS に問題があるので注意．なお DRC でも同じ違反がでます．

Mi Max 3

寿司食って膨らんだ男が浅草で爆発するCMで有名なXaomiのMi Max 3を買った．4月1日に注文したのに届いたのは4月22日だった．Amazon.co.jpで買ったのに中国直送とは思ってなかった…(COVID-19で物流が混乱している中申し訳なかった)．

デカイデカイ言われるけれど，XPERIAより一回りちいさい．片手で十分持てる．

なぜかマスク2枚入ってた．日本でCOVID-19流行っているからかな，ありがたや．

Calibre xRC/xACT の出力ファイルを1つにまとめる

Calibre xRC/xACTの出力ファイルは，なぜか3つのファイルが出力される．手動でまとめてもよいが，Calibreのルールファイル中のネットリスト名指定時に SINGLEFILE オプションを与える事ではじめから1つのファイルに設定することができる．

PEX NETLIST "CELLNAME.spi" HSPICE 1 SOURCENAMES SINGLEFILE

BSIM-CMGでトランジスタ特性をばらつかせる

BSIM-CMGでトランジスタ特性をばらつかせるには，以下のモデルパラメータが利用できる．DELVTRAND，U0MULT，ISD0MULT以外はモデルパラメータとしてあらかじめ存在しているものである．

パラメータ：初期値：説明
DTEMP ：0 K：デバイスの温度シフト量
DELVTRAND：0 V ：閾値電圧シフト量
U0MULT：1.0 ：移動度の係数
IDS0MULT：1.0 ：ソースドレイン間チャネル電流の係数
TFIN：15e-9 m：Finの厚み
FPITCH：80e-9 m：Finピッチ
XL：0.0 m：マスク/エッチによるゲート長シフト量
NBODY：1e-22 m-3：チャネルドープ濃度
EOT：1e-9 m ：実効ゲート酸化膜厚
TOXP：1.2e-9 m：実ゲート酸化膜厚
RSHS：0.0 Ω：ソースシート抵抗
RSHD：0.0 Ω：ドレインシート抵抗
RHOC：1e-12 Ω-m^2：シリコンシリサイド界面のコンタクト抵抗
RHORSD：計算される：ソースドレインの盛り上がり部の平均抵抗

Reference: BSIM-CMG 110.0.0 Multi-Gate MOSFET Compact Model Technical Manual, 2015