2018年3月9日金曜日

HSPICEのAdvanced Server/Clinetモードで標準出力をファイルに書き出す

›
HSPICEのAdvanced Server/Clinetモードで標準出力をファイルに書き出すには，Serverを起動する時に-o "ファイル名"を指定する．Clientで-oを付けても効果がない．
2018年2月28日水曜日

intel Core-i7 vs AMD Ryzen for HSPICE

›
intel Core-i7 と AMD Ryzenの速度比較を行った．比較方法は多くの人が身近によく使う Synopsys HSPICEの実行速度で，正確にはSiliconSmart ACEで69種の論理セルを持つセルライブラリのキャラクタライズ速度で比較した． Core-i...
2 件のコメント:

異なるテクノロジファイルのセルを同じOAライブラリに混ぜてしまった時の対策法

›
AnalogArtist において，異なるテクノロジファイルのセルを同じ OA ライブラリに混ぜてしまうと，一方のテクノロジファイルに上書きされてしまい既存のセルライブラリのレイヤーが表示されなかったり，または表示はまともだが StreamOut 時にあべこべのレイヤーになってし...

IC Compilerで論理関数が足りず配置配線ができない原因など

›
自作ライブラリではまったのでめも．自作ライブラリを使ってICCを使って配置配線を試みたところ， Either a NOR, or an AND and an OR gate (two-input) is required for mapping. (OPT-102) と出...
2018年2月25日日曜日

AnalogArtistでレイアウトにピンをSKILLを使って貼る(dbCreateLabel)

›
AnalogArtistでレイアウトにピンをSKILLを使って貼るにはdbCreatelabelを使う． dbCreateLabel(cellViewID list("layer" "purpose") x:y "label...
2018年2月23日金曜日

Calibre LVSでスタンダードセルの論理を認識させる

›
Calibre LVSにおいてセルの論理を認識させる事ができる． LVS RECOGNIZE GATES ALL 例えばNAND2セルにおいて，Layoutでは入力AがVDD，Schematicでは入力BがVDDである時，論理等価性を認識させてLVSをパスさせることができ...

SiliconSmartAce で利用するCPU数を設定する

›
SiliconSmartAceはキャラクタライズ時に使うCPUの数が増えるとそれだけ並列にSPICEシミュレーションを回すので処理が高速になる． CPUの数は， config/configure.tcl のグローバル構成情報を記述する項目 define_parame...
2018年2月19日月曜日

IC Compilerにおける Filler Cell Insertion の実行タイミング

›
IC Compiler で大きな回路を作成する時，CTS 前に Filler Insertion を行うとクロックツリーバッファが入らなくなる (Fillerを適度に抜いてバッファを入れてくれればよいのにそうしてくれない)．セル上部に少しでも配線があると -cell_with_m...
2018年2月17日土曜日

IC Compilerにおけるピンの配置制約

›
set_pin_physical_constraint -side [数字] 数字で四辺を指定する． 0：指定無し 1：左辺 2：上辺 3：右辺 4：下辺
2017年12月2日土曜日

Synopsysのツール名とできる事の対応表

›
よくわからなくなったのでまとめた． ・回路合成 Design Compiler (synthesis/syn/dc)：論理合成ツール． DC Explorer：設計初期段階の不完全なRTLから遅延や消費エネルギーを見積もるツール． Design Vision：Desig...