2018年6月19日火曜日

Virtuosoの操作結果を表示する(Log Filter)

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Virtuosoの操作結果を同等のSKILLコマンドでログに出す事ができる． CIW→Options→Log Filterを選択する．上から5つ目の[Accelerated Input]を選択すると，操作結果がCIWに表示されるようになる． 使いたいSKILLコマ...
2018年4月23日月曜日

Cadenceのツール名とできる事の対応表

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わからなくなったので調べた． ・回路合成 Encounter RTL Compiler(EC)：論理合成 Genus Synthesis：論理合成．ECの後継 CtoS(CTOS)：高位合成ツール Cynthesizer：高位合成ツール Stratus：CtoSとC...
2018年4月10日火曜日

DesignCompilerでDFFが見つからない(Target library contains no replacement for register)

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DesignCompilerで論理合成したら以下のようなWarningが出た． Warning: Target library contains no replacement for register 'PRODUCT_INST_reg[9]' (**FFGE...
2018年3月9日金曜日

HSPICEのAdvanced Server/Clinetモードで標準出力をファイルに書き出す

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HSPICEのAdvanced Server/Clinetモードで標準出力をファイルに書き出すには，Serverを起動する時に-o "ファイル名"を指定する．Clientで-oを付けても効果がない．
2018年2月28日水曜日

intel Core-i7 vs AMD Ryzen for HSPICE

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intel Core-i7 と AMD Ryzenの速度比較を行った．比較方法は多くの人が身近によく使う Synopsys HSPICEの実行速度で，正確にはSiliconSmart ACEで69種の論理セルを持つセルライブラリのキャラクタライズ速度で比較した． Core-i...
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異なるテクノロジファイルのセルを同じOAライブラリに混ぜてしまった時の対策法

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AnalogArtist において，異なるテクノロジファイルのセルを同じ OA ライブラリに混ぜてしまうと，一方のテクノロジファイルに上書きされてしまい既存のセルライブラリのレイヤーが表示されなかったり，または表示はまともだが StreamOut 時にあべこべのレイヤーになってし...

IC Compilerで論理関数が足りず配置配線ができない原因など

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自作ライブラリではまったのでめも．自作ライブラリを使ってICCを使って配置配線を試みたところ， Either a NOR, or an AND and an OR gate (two-input) is required for mapping. (OPT-102) と出...
2018年2月25日日曜日

AnalogArtistでレイアウトにピンをSKILLを使って貼る(dbCreateLabel)

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AnalogArtistでレイアウトにピンをSKILLを使って貼るにはdbCreatelabelを使う． dbCreateLabel(cellViewID list("layer" "purpose") x:y "label...
2018年2月23日金曜日

Calibre LVSでスタンダードセルの論理を認識させる

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Calibre LVSにおいてセルの論理を認識させる事ができる． LVS RECOGNIZE GATES ALL 例えばNAND2セルにおいて，Layoutでは入力AがVDD，Schematicでは入力BがVDDである時，論理等価性を認識させてLVSをパスさせることができ...

SiliconSmartAce で利用するCPU数を設定する

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SiliconSmartAceはキャラクタライズ時に使うCPUの数が増えるとそれだけ並列にSPICEシミュレーションを回すので処理が高速になる． CPUの数は， config/configure.tcl のグローバル構成情報を記述する項目 define_parame...