2019年1月18日金曜日

DesignCompilerにおける電力を考慮した論理合成

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compile コマンドを使うとき set_max_dynamic_power [val] set_max_leakage_power [val] compile -power_effort [none|low|medium|high] compile_ultra コマ...
2019年1月17日木曜日

Design Compilerの論理合成のコスト関数

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Design Compilerで論理合成を行うとき，あるコスト関数を仮定してそれを最小化するように論理合成を行う． コスト関数は以下の順になっており，太字のパラメータは set_cost_priority コマンドで順番を変えられる．制約は，デザインルールと最適化係数の3種類に...
2019年1月5日土曜日

Virtuoso Dynamic DRC (DRD)を使う．DRDのルールを上書きする(techSetSpacingRule)

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Virtuoso Dynamic DRC (DRD)を使うと，レイアウト編集中にオンデマンドにDRCをかけることができる．有効にするには，Layout Editingのアイコンから選ぶか，Options -> DRD EditからInteractive Modeを変える． ...
2019年1月3日木曜日

Virtuosoの画面サイズをSKILLコマンドで制御する(hiResizeWindow)

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windowid=hiGetCurrentWindow() hiResizeWindow(windowid list(x1:y1 x2:y2)) x1:y1は左下，x2:y2は右上の座標． x1=0にするとウィンドウマネージャのバナー分だけ上にずれるので，x1=1にしてや...
2018年12月20日木曜日

SiliconSmartでHSPICEのライセンスを使わない(HSPICE_embedded)

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SiliconSmart 2016では，シミュレータとしてHSPICE_embeddedを選択する事ができ，これを使うとSiliconSmartのライセンスだけでHSPICEを用いてキャラクタライズをする事ができる． (ただしHSPICEは2015.06より新しくないといけない...
2018年12月18日火曜日

FineSimを使ってみる

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TAU Workshopで「HSPICE遅すぎるんですけど(><)」って文句を言いまくっていたら，「FineSimいいよ，マルチコア対応だし速いし」と元MagmaからSynopsysに移った人がお勧めしていたので使ってみた．試したのは FineSim M-2017.0...
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2018年12月17日月曜日

SiliconSmart Aceで出力スリューの大きいセルをキャラクタライズする

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SiliconSmart Aceで特に出力がRail-to-Railにスイングしにくいセルをキャラクタライズするには以下の設定を追加する． ・configure.tclに対する追加 set total_slew_multiplier [val] 内部パラメータであるtot...
2018年11月29日木曜日

Preparing missing pieces for IC Compiler in ASAP 7nm PDK

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Arizona State University collaborated with ARM provides predictive 7nm process PDK for education[1]. http://asap.asu.edu/asap/ They provi...
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2018年11月11日日曜日

レイアウトを画像に変換する

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大量のセルレイアウトを画像にしたくなったので調べたら，Cadence Community ForumにQ&Aがあった． https://community.cadence.com/cadence_technology_forums/f/custom-ic-skill/2...
2018年10月16日火曜日

SiliconSmart がキャラクタライズに失敗するときの対策

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SiliconSmart を用いてキャラクタライズをしているとき，あまりにも遅いセルを使っていると Info:    Failed tasks: Info:      INV_01X_1: Info:          delay__A__lh__YB__hl__ACQ_...