IC Compiler で配置が正しく行われているか調べる(check_legality)

IC Compiler で配置が正しく行われているか，check_legality コマンドで調べる事が出来る．

check_legality

実行すると，行 (Row) に載っていないセルの数，重なっているセルの数などが報告される．また legalize できなかったのでエラーコード PSYN-215 が報告される．

これを利用して，IC Compiler で配置が正しくできなかった場合に終了するプロシージャを以下に示す．

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proc ::checkLegalityAndExit { design } { 
  set fid [open ${design}.legal r]  
  while {![eof $fid]} {
    set line [gets $fid]
    puts $line 
    if {[string match "*PSYN-215*" $line]} {
      close $fid
      quit
    }
  }
  close $fid
}

proc ::checkLegalityAndExit { design } { set fid [open ${design}.legal r] while {![eof $fid]} { set line [gets $fid] puts $line if {[string match "*PSYN-215*" $line]} { close $fid quit } } close $fid }

使い方

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# 前略
place_opt
redirect ${design}.legal { check_legality }
 
# place_opt/legalize_placementに失敗していれば終了
::checkLegalityAndExit { $design }

# 前略 place_opt redirect ${design}.legal { check_legality } # place_opt/legalize_placementに失敗していれば終了 ::checkLegalityAndExit { $design }

IC Compiler で DRC Error の一覧を出力する(get_drc_errors)

DRC Error をリスト形式で得るために get_drc_errors を利用する．

get_drc_errors

-error_view mw_error_view : 対象の Milkyway view (デフォルトで現在の view)

-error_id error_ids：error_idと一致するオブジェクトのみ出力

-type error_type：error_type に一致する違反を出力

-bbox {lx ly ux uy}：検索範囲

-quit：マッチしないときのメッセージを表示しない

-regexp | -exact：-regexp では正規表現を有効に，-exact はワイルドカードを有効に

-nocase：error_id および -filter オプションで大文字小文字を区別しない

-filter expression：filter_collection コマンドで指定可能な形式でフィルタする

例えばショートが1000以上ある場合に ICC を止めるプロシージャを以下のように書ける．

2023/02/28 嘘を書いていたことが判明．get_drc_errors は collection を出力するので， get_object_name で list に変換しないといけません．

https://stackoverflow.com/questions/17864980/collections-to-list-in-tcl

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proc ::checkDRCAndExit { } { 
  set drcerror_coll [get_drc_errors -type "Short" -quiet]
  set drcerror_list [get_object_name $drcerror_coll]
  set drcerror_num [llength $drcerror_list]
  if {$drcerror_num > 1000} then { 
    echo "Error: Exit icc, so many drc errors!"
    echo $drcerror_num
    quit 
  }
}

proc ::checkDRCAndExit { } { set drcerror_coll [get_drc_errors -type "Short" -quiet] set drcerror_list [get_object_name $drcerror_coll] set drcerror_num [llength $drcerror_list] if {$drcerror_num > 1000} then { echo "Error: Exit icc, so many drc errors!" echo $drcerror_num quit } }

IC Compiler で配置配線可能な最小面積を調べる

Shell スクリプトで IC Compilerの create_floorplan のパラメータを変更していき設計が最後まで到達できたか調べれば良いのだが，面積制約を満たさない場合は DRC 違反が大量に出る中 ICC は(100%設計完了できないにもかかわらず)延々と頑張って設計改良をするので時間がかかる．一方で一度面積制約を満たしたら処理は終了したい．

そこで

(0) Shell スクリプトで tcl ファイルの create_floorplan のパラメータを変える

(1) 処理の要素要素で Utilization を調べて既定値以下なら終了する

(2) 一度最後まで到達したらフラグを出力し for ループをブレイクする

(0) はこんなコード

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echo "--------------" > _b01_.log
for ((row=%%START%%; row<%%END%%;row=row+%%INC%%))do
  sed -e "s/%%row%%/${row}/g" tcl/b01.tcl > _b01_.tcl
  icc_shell -64 -shared_license -f _b01_.tcl
  echo "--------------" >> _b01_.log
  echo ${row} >> _b01_.log
  grep Error b01.log >> _b01_.log
  grep "filler cells with master" b01.log >> _b01_.log 
  grep "Leaf Cell Count" b01.log >> _b01_.log
  if [ -e b01.finish ]; then
    break
  fi
done

echo "--------------" > _b01_.log for ((row=%%START%%; row<%%END%%;row=row+%%INC%%))do sed -e "s/%%row%%/${row}/g" tcl/b01.tcl > _b01_.tcl icc_shell -64 -shared_license -f _b01_.tcl echo "--------------" >> _b01_.log echo ${row} >> _b01_.log grep Error b01.log >> _b01_.log grep "filler cells with master" b01.log >> _b01_.log grep "Leaf Cell Count" b01.log >> _b01_.log if [ -e b01.finish ]; then break fi done

 

このコードをさらに外部のsedコマンドで%%START%%，%%END%%，%%INC%%，%%ROW%%を置換する．

(1) 以下のようなプロシージャを定義して

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proc ::checkAreaAndExit { } { 
  set cell_util [get_utilization]
  if {$cell_util < -0.99} then { 
    echo "Error: Exit icc, floorplan failes"
    echo $cell_util
    quit 
  }
  set exit_threshold 0.95
  if {$cell_util > $exit_threshold} then { 
    echo "Error: Exit icc, cell area exceeds die area"
    echo $cell_util
    quit 
  }
}

proc ::checkAreaAndExit { } { set cell_util [get_utilization] if {$cell_util < -0.99} then { echo "Error: Exit icc, floorplan failes" echo $cell_util quit } set exit_threshold 0.95 if {$cell_util > $exit_threshold} then { echo "Error: Exit icc, cell area exceeds die area" echo $cell_util quit } }

メインのtclファイル中で要所要所で呼び出す．

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set row 119
set corew [expr $row * 1.08]
create_floorplan \
    -control_type width_and_height \
    -flip_first_row \
    -bottom_io2core 1.08 \
    -top_io2core 1.08 \
    -left_io2core 1.08 \
    -right_io2core 1.08 \
    -core_height 10.800000 \
    -core_width $corew 
 
::checkAreaAndExit

set row 119 set corew [expr $row * 1.08] create_floorplan \ -control_type width_and_height \ -flip_first_row \ -bottom_io2core 1.08 \ -top_io2core 1.08 \ -left_io2core 1.08 \ -right_io2core 1.08 \ -core_height 10.800000 \ -core_width $corew ::checkAreaAndExit

(2) メインのtclファイルの末尾に完遂した場合のフラグファイルの出力と，冒頭にフラグファイルがある場合にquitするようにする．

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## 冒頭
if { [ file exists ${design}.finish ] == 1 } then {
    quit
}
...(省略)...
## 末尾
redirect ${design}.finish {echo finish}

## 冒頭 if { [ file exists ${design}.finish ] == 1 } then { quit } ...(省略)... ## 末尾 redirect ${design}.finish {echo finish}

フラグファイルがある場合は(0)のシェルスクリプトでもbreakするようにしているので，tcl 中の if 文は無駄ではあるが念のため．

Procedural-continuous assignments

Verilog では以下のように always の中に assign 文を入れることが出来るらしい(@ryos36さんのTwitterから)．

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module dff (q, d, clear, preset, clock);
output q;
input d, clear, preset, clock;
reg q;
 
always @(clear or preset)
    if(!clear)
        assign q = 0;
    else if(!preset)
        assign q = 1;
    else 
        deassign q;
 
always@(posedge clock)
    q = d;
endmodule

module dff (q, d, clear, preset, clock); output q; input d, clear, preset, clock; reg q; always @(clear or preset) if(!clear) assign q = 0; else if(!preset) assign q = 1; else deassign q; always@(posedge clock) q = d; endmodule

always 文の中に assign を入れる構文は Procedural-continuous assignments (手続き文の継続的代入?)と呼ぶらしく，DesignCompiler では「Procedural-continuous assignments は合成できないよ」とエラーが出た．純粋に動作モデルを立てるために使うのだろう．