IEEEの著作物を自分の論文に引用する

 IEEEの著作物，例えばIEEEに著作権譲渡した自分の国際会議論文を他の出版社の論文誌に引用する場合，IEEEに申請しないといけない．またその旨を著作物に明示しなければいけない．

・引用許可の申請

その場合，IEEE Xploreから申請が出来る．当該論文のページを開き，(c) マークの"Request permission for reuse"を選択する．

目的を入力する．論文誌への再利用であれば，"reuse in a journal/magazine"を選べば良い．出版予定の論文のタイトル，出版社，予定出版日などを入力する．自分の著作物を学位論文に引用するのであれば，"reuse in thesis/dissertation"を選ぶ．この場合申請は不要でお値段はタダらしい．

しばらくするとIEEE RightsLinkからメールが来るので，"Choose Payment"から支払えば良い．

1週間程度で最終的に支払のメールがやってくる．私の場合，4ページものの自分の文献の図表を引用するだけで4万2千円だって．

コ レ ハ ヒ ド イ …．

・引用ルール

本文を部分的に引用する場合：元の公開記事の全引用に続いて IEEE 著作権表示を記載する: © 20XX IEEE

図表の引用: IEEE 著作権表示 (© 20XX IEEE)を各図表に記載する

全文記事の引用：文献リストの当該文献に次のように記入 “© 20XX IEEE. Reprinted, with permission, from [full citation of original published article].”

・参考

Avoid Infringement Upon IEEE Copyright

https://magazines.ieeeauthorcenter.ieee.org/choose-a-publishing-agreement/avoid-infringement-upon-ieee-copyright/

大学・高専機能強化支援事業と教員の任期

 大学・高専機能強化支援事業は8年から10年の時限付きの事業．文系学生の定員を理系に転換する事から，事業の期間に文系教員のポストを理系教員に転換する事が想定される．一方で大学によっては支援事業が終わったら理系教員をサヨナラしてしまう大学もあるかもしれない．

JREC-INで"機能強化支援事業"で検索すると，現地点は12大学・高専にて公募があった．教員の任期を調べてみると以下の様な感じ．

任期あり，テニュアトラック以外(=再任なし)：7

任期あり，テニュアトラック：3

任期なし：4

テニュアトラックをどうカウントするが難しいが，任期なし使い捨てポストが半分を占めるのはちょっとお辛いな．事業が終わったら拡大した学部・学科をどうするのだろう．(教員候補者なんて畑から生えてくるってか)

宇部高専制御情報工学科の公募，1年4ヶ月だけ働いてくださいはひどすぎる気が…．一方で石川高専の※は力強すぎて涙が出てくる．

・物質工学科の公募【特命助教】(宇部工業高等専門学校)

> [契約期間]

> 任期あり - テニュアトラック以外

> 令和６年１1月１日～令和９年３月３１日。ただし、業績等を勘案して、令和１１年１０月３１日までの延長があり得る。

> 事業年度ごと（当該年の４月１日から翌年の３月３１日まで）の更新となります。

・和歌山大学システム工学部　情報科学、情報工学、人間情報学、およびその関連分野　講師または助教（テニュア・トラック制）3名の公募【大学・高専機能強化支援事業】(和歌山大学)

> [契約期間]

> 講師相当

> 任期あり - テニュアトラック

> 5年

> 助教相当

> 任期あり - テニュアトラック

> 5年

(4年経過後にテニュア審査に通ればテニュアが付与されるらしい)

・制御情報工学科の公募【特命准教授・特命助教】(宇部工業高等専門学校)

> [職種共通]

> 任期あり - テニュアトラック以外

> 令和６年１２月１日～令和８年３月３１日。ただし、業績等を勘案して、令和１１年３月３１日までの延長があり得ます。

> 業年度（当該年の４月１日から翌年の３月３１日まで）ごとの更新となります。

・横浜国立大学教育推進機構　特任教員(准教授、講師又は助教)の公募 (横浜国立大学)

> [契約期間]

> 職種共通

> 任期あり - テニュアトラック以外

> 2025年 4月 1日から2026年3月31日まで

> 勤務成績により、年度ごとに更新の可能性有り。ただし、最長で2030年3月31日を限度とする（当初の雇用契約では最長でも2030年3月31日を限度とするが、予算の状況及び勤務成績を含めた勤務状況等に応じて2033年3月31日を上限として再採用の可能性あり）。

> ※雇用契約の更新の有無については、期間終了 30日前までに通知する。

・九州大学システム情報科学研究院 准教授（特定業務プロジェクト教員）の公募【主に工学研究院応用化学部門分子生命工学講座にて従事】

(九州大学)

[契約期間]

> 任期あり - テニュアトラック以外

> 任期5年（審査により、最長2032年度末まで雇用期間を延長することがある。職階上の昇進なし。）

・筑波大学図書館情報メディア系准教授または助教の公募（行動経済学）(筑波大学)

> 准教授相当

> 任期なし - テニュアトラック以外

> 試用期間なし

> 助教相当

> 任期あり - テニュアトラック

> 5年間

> 【有期労働契約を更新する場合の基準】

> テニュア獲得（任期なし）時を除き、有期労働契約の更新はありません。

・石川工業高等専門学校機械工学科教員公募(石川工業高等専門学校)

> [契約期間]

> 任期なし - テニュアトラック以外

> 原則任期は付さない。ただし，博士の学位を取得見込みの場合（助教に限る）のみ，採用日から３年間の任期付き採用とし，任期中に学位を取得した場合は，任期を付さない教員となる。

> ※「大学・高専機能強化支援事業（高度情報専門人材の確保に向けた機能強化に係る支援）」の事業期間にかかわらず，原則任期は付さず，当該事業終了後も継続雇用します。

・石川工業高等専門学校建築学科（２分野）教員公募 (石川工業高等専門学校)

> [契約期間]

> 任期なし - テニュアトラック以外

> ※「大学・高専機能強化支援事業（高度情報専門人材の確保に向けた機能強化に係る支援）」の事業期間にかかわらず，原則任期は付さず，当該事業終了後も継続雇用します。

・高度情報（人文情報学）特定プロジェクト教員（准教授または講師） 1名 (九州大学)

>【雇用期間】

>　任期5年（審査により、最長2032年度末まで雇用期間を延長することがある。職階上の昇進なし。）

>　※ただし、本学における通算契約期間は10年を上限とする。

・特任教授の公募（ネットワークデザイン学科・自然言語処理・2026年4月任用）(明治大学)

> 任期あり - テニュアトラック以外

> 任期５年（2026年4月1日～2031年3月31日）。

・専任教授の公募（ネットワークデザイン学科・エッジＡＩシステム・2026年4月任用） (明治大学)

> [契約期間]

> 任期なし - テニュアトラック以外

・特定プロジェクト准教授の公募（高度情報専門人材）(九州大学)

> [契約期間]

> 任期あり - テニュアトラック以外

> 任期５年（審査により、最長２０３２年度末まで雇用期間を延長することがある。職階上の昇進なし。）

大学・高専機能強化支援事業の選定結果から公募のかかる大学を予測する（？）

大学・高専機能強化支援事業のおかげで特定成長分野に助成金が交付されるのだが，採択された大学のリストを見ると将来の公募の動向を把握できるかもしれないと思った．

あくまで私の分野の話だが，2023年に採択された大学が今年(2024年)公募をかけていて，それらは2025年以降の着任を想定しているように見える．この傾向が続くのであれば，現在(2024年)に採択された大学は2025年に公募をかける事が予測できる，かもしれない．例えば2024年に京都大学が支援2ハイレベル枠に選定されている事から，2025年に複数人の公募がかかる可能性が予測できる．❤京大大好き❤な人は，2024年の公募戦線に出撃するのはやめて，2025年の公募戦線に参戦するのがよいかもしれない．

ただし特定成長分野とは「デジタル・グリーンを中心とした成長分野」であり「理学関係・工学関係・農学関係分野」とのことなので，どの分野に力を入れるかは大学による．

支援2は大学・高専名しかわからないが，支援1であれば改組後の学部・学科名も記載されているので，もう少し精度高く公募がかかる分野を予測できるかもしれない．

大学・高専機能強化支援事業は原則2025年度までとのことなので，2026年の公募以降は正常に戻ってしまう可能性がある．公募戦線を考えている人は，乗るしかない、このビッグウェーブに！！(2023年に認可された大学が2024年9月地点で未だに公募出していなかったりもするので，スパッとなくなる事はないかもしれないが)

追記：

学位授与機構のHPに，各大学がどのような内容で改組をするか示して資料が公開されている．

https://www.niad.ac.jp/josei/report/r6selection/

京大だと工学部電気電子工学科，情報工学科の定員20名増，研究室4増，教員無有期4名，有期8名増とある．一方で支援1の北陸先端科学技術大学院大学は教員の増員については述べていないから増員しないのかしら．

大学・高専機能強化支援事業

簡単に言うと，国の施策として大学の理工系の学生を増やす金銭的な支援をするよ，と言う話みたい，読売新聞の記事がまとまっていてわかりやすいと思う．

理工農系「２５０学部の新設・転換」目指し支援、文科省が１０年計画(読売新聞オンライン 2023/01/12)

支援の内容は2種あって，支援1は学部再編等による特定専門人材への転換(公私立大学が対象)，支援2は高度情報専門人材の確保に剥けた機能強化(国公私立大学・高専が対象)とのこと．支援1は学部再編とに必要な経費の補助に20年(x8年？)，支援2は学部・研究科の定員増に伴う体制強化にと高専の学科コース新設拡充に必要な経費の補助に10億円(x10年？)支援されるそうだ(ハイレベル枠は20億円程度支援)．

国立大学について絞ってみると，全国86校あるなか，2023年度選定で37校，2024年度選定で18校選ばれているらしい．半分以上ということか．

読売新聞の記事によると，東京23区の大学は学部増設の規制がかかっているらしくこの施策には応募できないとある，けれど東大とか東工大とか選定リストにあがっているのね．文系の定員を理系にスライドするのだろうか．

文科省の説明はこちら

成長分野をけん引する大学・高専の機能強化に向けた基金による継続的支援

・成長分野をけん引する大学・高専の機能強化に向けた基金による継続的支援について

　・成長分野をけん引する大学・高専の機能強化に向けた基金による継続的支援 (PDF:528KB) PDF

　・助成業務の実施スキーム (PDF:438KB) PDF

・「大学・高専機能強化支援事業」の公募選定結果について（報道発表資料）

　・「大学・高専機能強化支援事業」の初回公募選定結果について（令和5年7月21日）（PDF:542KB）

　・「大学・高専機能強化支援事業」の第2回公募選定結果について（令和6年6月26日）（PDF:1038KB）

理系としてはありがたい話な気もするけれど，この施策で採用された教員は「どうせ彼・彼女は機能強化支援枠だし」と言われるのかも，と思うと悲しい…．(悲しいけれど似たような話を聞いたことがあるので)

まあコレも一種の飴と鞭アファーマティブアクションってことか．

draw.io の PMOS シンボルを作る

draw.io を使おうと試行錯誤しているのだが，PMOS のシンボルが気に入らない．なのでテンプレートを元に編集して作ってみた． 

<shape aspect="fixed" h="110" name="PMOS" strokewidth="inherit" w="70"> <connections> <constraint name="NE" perimeter="0" x="1" y="0" /> <constraint name="SE" perimeter="0" x="1" y="1" /> <constraint name="W" perimeter="0" x="0" y="0.5" /> </connections> <background> <save /> <ellipse h="10" w="10" x="30" y="50" /> </background> <foreground> <stroke /> <path> <move x="41" y="35" /> <line x="41" y="75" /> </path> <stroke /> <path> <move x="70" y="0" /> <line x="70" y="35" /> <line x="45" y="35" /> <line x="45" y="75" /> <line x="70" y="75" /> <line x="70" y="110" /> </path> <stroke /> <path> <move x="0" y="55" /> <line x="30" y="55" /> </path> <stroke /> <restore /> <rect /> <stroke /> <fillstroke /> </foreground> </shape>  

ついでに NMOS も．

<shape aspect="fixed" h="110" name="NMOS" strokewidth="inherit" w="70"> <connections> <constraint name="NE" perimeter="0" x="1" y="0" /> <constraint name="SE" perimeter="0" x="1" y="1" /> <constraint name="W" perimeter="0" x="0" y="0.5" /> </connections> <background> <save /> </background> <foreground> <stroke /> <path> <move x="41" y="35" /> <line x="41" y="75" /> </path> <stroke /> <path> <move x="70" y="0" /> <line x="70" y="35" /> <line x="45" y="35" /> <line x="45" y="75" /> <line x="70" y="75" /> <line x="70" y="110" /> </path> <stroke /> <path> <move x="0" y="55" /> <line x="41" y="55" /> </path> <stroke /> <restore /> <rect /> <stroke /> <fillstroke /> </foreground> </shape>  

ついでに，4端子版の PMOS と NMOS も作ってみた．

<shape aspect="fixed" h="110" name="PMOS4" strokewidth="inherit" w="70"> <connections> <constraint name="NE" perimeter="0" x="1" y="0" /> <constraint name="SE" perimeter="0" x="1" y="1" /> <constraint name="W" perimeter="0" x="0" y="0.5" /> </connections> <background> <save /> <ellipse h="10" w="10" x="30" y="50" /> </background> <foreground> <stroke /> <path> <move x="41" y="35" /> <line x="41" y="75" /> </path> <stroke /> <path> <move x="70" y="0" /> <line x="70" y="35" /> <line x="45" y="35" /> <line x="45" y="75" /> <line x="70" y="75" /> <line x="70" y="110" /> </path> <stroke /> <path> <move x="0" y="55" /> <line x="30" y="55" /> </path> <stroke /> <path> <move x="70" y="55" /> <line x="45" y="55" /> </path> <stroke /> <restore /> <rect /> <stroke /> <fillstroke /> </foreground> </shape>  

<shape aspect="fixed" h="110" name="NMOS4" strokewidth="inherit" w="70"> <connections> <constraint name="NE" perimeter="0" x="1" y="0" /> <constraint name="SE" perimeter="0" x="1" y="1" /> <constraint name="W" perimeter="0" x="0" y="0.5" /> </connections> <background> <save /> </background> <foreground> <stroke /> <path> <move x="41" y="35" /> <line x="41" y="75" /> </path> <stroke /> <path> <move x="70" y="0" /> <line x="70" y="35" /> <line x="45" y="35" /> <line x="45" y="75" /> <line x="70" y="75" /> <line x="70" y="110" /> </path> <stroke /> <path> <move x="0" y="55" /> <line x="41" y="55" /> </path> <stroke /> <path> <move x="70" y="55" /> <line x="45" y="55" /> </path> <stroke /> <restore /> <rect /> <stroke /> <fillstroke /> </foreground> </shape>  

できあがりはこんな感じ．コピペして使います．

テンプレートそのものを編集できれば良いのだけれど．

参考：

draw.ioで既存図形の形を編集する

IC5のライブラリ(CDB)をIC6に変換する

cdb2oa を使う事で，IC5 のライブラリ (CDB) を IC6 のライブラリ (OpenAccess) に変換できる．これは IC6 に入っているので，IC5 は必要ない．

・準備

IC6 の設計ディレクトリを IC5 とは別の設計ディレクトリを用意する．

IC5 の変換対象のライブラリと同名のライブラリを IC6 にも用意する．空っぽで OK．

IC5 の変換対象のライブラリのロックを解除しておくこと．cdb.lock を削除すればよい．

LIB1 が LIB2 のセルを利用している場合，LIB2，LIB1の順番に変換すること．

LIB1 が LIB3 のテクノロジファイルを Attach している場合，LIB3，LIB1の順番に変換すること．

・使い方

IC6 の設計ディレクトリに移動する．

% cd [IC6 dir]

cdb2oa を実行．

% cdb2oa -cdslibpath [path of IC51] -lib [lib name of IC51]

・参考

https://community.cadence.com/cadence_technology_forums/f/custom-ic-design/22549/translating-ic5-libaries-to-ic6

IC Compiler/ IC Compiler II でマクロの配線長を報告する

IC Compiler/IC Compiler II ではマクロ中の配線長を報告する事が出来る．報告の方法もいくつか段階がある．

(1) マクロ内の総配線長を知りたい場合 (統計値)

IC Compiler    : report_qor

IC Compiler II : report_qor

(2) マクロ内の各配線層ごとの配線長を知りたい場合(統計値)

IC Compiler      : report_design -physical

IC Compiler II  : report_design -routing

(3) 特定の配線の配線長を知りたい場合

IC Compiler    : report_net_physical [net_name]
IC Compiler II : report_nets -physical [net_name]

なんだか微妙にコマンドやオプションが変わっているけれど，報告内容そのものは同じのよう．

Let's Note CF-FV1の電力制御

Let's Note は「PC設定ユーティリティ」でファンの速度を変更できるのだが，CPU をぶん回す意図で「高速」設定にしていたのだけれど，これは間違いだったという小話．

PC：CF-FV1，Core i7-1165G7 4-core 8-thread，LPDDR4X-4266 16GB，CT100P1 (爆熱SSD)

負荷：ngspice 8 並列

観察していると以下のような感じだった．計測は OCCT を目視です．

・標準：最初10秒ほど28W，4GHz，1分ほどは25W，3.9GHz ぐらいで動作し，それから20W，3GHz ぐらいで継続して動作．温度は70度～80度，ファン爆速

・高速：17W，2.8GHz ぐらいで動作．温度は60度，ファン爆速

・低速：17W，2.6GHz ぐらいで動作．温度は65度，ファン低速

ファン高速モードは，CPU高速動作モードではなくて，CPUいたわりモードなのであった．標準にしておけということだな．

OCCT には以下の情報が記載されていた．

CPU TDP: 28.0W

CPU Power Limit 1 (Long Duration) : (21.00W)(28.00sec)

CPU Power Limit 2 (Short Duration) : (60.00W)(2.44msec)

TDP，TDPって一体何なんだ．

FreePDK3を見てみる

FreePDK3 の存在を教えてもらったので見てみた．GitHubにあります．

特徴

• NanoSheet FET
• 埋め込み電源層(BPR)

断面の模式図．図はSynopsysから．

デザインルールで気がついたこと

• Middle on Line (MOL)では，M0A，V0A，GCON，M0B，V0B があり，M0A で Active につなぐ．M0A は V0A で M0B につなぐ．GATE は GCON で M0B につなぐ．GCON と V0A は同じ VIA 層なのでスペースが必要．M0B は V0B で M1 につなぐ．
• Active (Diffusion というか NanoWire というか)は連続でないといけないみたい．プレーナーみたいなパストラは作れない？
• いわゆる Single Diffusion Break みたい．Break していないけれど．

提供されているもの

• 回路シミュレーション (HSPICE)
• DRC/LVS (IC Validator)
• RC抽出 (Star-RC)
• レイアウト設計 (CustomCompiler)
• いくつかのセルレイアウト
• デザインルールマニュアル

CustomCompilerのテクノロジライブラリは以下にある．

$PDK_ROOT/syncust/NSCU_TechLib_FreePDK3

セルライブラリは以下にある．

$PDK_ROOT/examples/FreePDK3_examples

Inverter，NAND2，NOR2，AND2，OR2，XOR(Single-Row，Multi-Row)，Latch，D-FFセルが用意されている．

D-FF のレイアウト(イオンインプラントを除く)．2-Row セルなのね．SR-Latch を呼び出して D-FF を作っているので，あまり効率が良くないような．これ並べておいたら DRC 違反出るんじゃない．そもそもGate (縦の赤いレイヤー)が密かつ規則的に配置されていないのだけれど，そんなデザインルールでいいのだろうか．

修士の学生が作ったらしいが，正直テクノロジファイルを作成するだけで精一杯だったと書いていた．そりゃそうかもしれん．BPR も Star-RC でどうモデル化したらいいかわからないと言っているし，パラメータの妥当性もよくわからないし，研究に使うには危ないかも知れない．修論はこちら．

CustomCompiler，Milkyway DB ではなくて OpenAccess を使っているのね．.cds.init，.cds.env を移植したら Virtuoso で表示できてびっくり．

Resistance is Futile! Building Better Wireload Models を読む

 
論理合成で配線負荷を見積もる Wire-load Model を理解するために論文をサクッと読んでみた．
Steve Golson, "Resistance is Futile! Building Better Wireload Models", SNUG, 1999

Wire-load Model の基本

Wire-load Model は実際のレイアウト情報を使う事無く，配線の特徴(配線遅延)を予測する物である．配線とそれに接続されるファンアウトから，Wire-load モデルによって負荷容量，負荷抵抗，配線の面積を予測する．ライブラリによって設計される回路の統計的情報から，Wire-load モデルは作られる．回路の配線とその負荷容量をヒストグラムにできる．得られたヒストグラムのうち，度数の90%以下を10分割して Index を作成する事で非常に保守的な Wire-load モデルを作成できる．同じ方法で抵抗および面積のWire-loadモデルを作成できる．

一般にベンダーは面積条件に応じて複数の Wire-load モデルを提供している( Area-Based Wireload Selection )．

Wire-loadモデルの「神話(根拠の薄い社会通念)」

神話1：配置配線される回路の面積レポートを元に，Wire-loadモデルを選ぶこと

これは絶対的な教義であるが，実はフロアプランがなくてもおおよそ妥当な配線負荷を Wire-load モデルは提供できる．回路が大きかろうが小さかろうが論理的に隣接するセルは近傍に置かれる事が期待されるためである．
もちろん大きいブロックは長距離配線があるのでその部分は見積もりが悲観的にはなりやすい．

神話2：ある面積条件に対して一つのWire-loadモデルで十分である

十分ではない．同じ面積であっても，回路の条件によって異なる配線負荷となりうる．一方で「単一の Wire-load モデル」で十分との報告もある．

神話3：配線抵抗はゼロにすべき

誤っている．これは配線遅延をゼロにする事に相当する．ワイヤ容量だけでも配線遅延と電力見積もりには貢献しているが．

神話4：配線面積をゼロにすべき

実際には配線は面積を要求する．面積の情報を提供できると，DesignCompiler は配線面積を考慮しながらゲートレベルの最適化を実現する．

神話5：ベンダーの提供するWire-loadモデルを常に信用すべき

そうとは限らない．仮にベンダーの Wire-load モデルがあっても，以下の条件では精度が落ちうる．

• 設計対象がベンダーの Wire-load モデルより大きい
• ネットリストの条件が異なる(配線が多い，混雑している，IOが多い)
• アスペクト比が異なる
• 設計フローが異なる．

ベンダーによっては Wire-load モデルに求める精度が異なる事も考慮すべき．

神話6：カスタムしたWire-loadモデルが常によい

これは Design-Specific Wire Model と呼ばれており，最初に配置配線を試し，そこから得られた配線の統計情報からその回路専用の Wire-load モデル を構築するものである．神話1と同様に広まっているが，同時に疑わしいらしい．

例えば以下の条件によって精度が落ちうる．

• ベンダーが用意した大量の回路から得た統計的モデルに対し，本モデルは限られたサンプルから生成される．
• 設計初期の Netlist から Wire-load モデルは作成されるが，それは設計後期の条件とは異なる．
• モデル生成ツールが設計者が想定していないモデルを利用する可能性がある．
• 各インスタンスが独自の Wire-load モデルを取得するようにフローを一意にする必要があるかもしれない(マクロごとにWire-load モデルを使い分けないといけないということ？)

神話7：Wire-loadモデルは配線後の統計と一致していないといけない

これは神話6の背景にあるものだが間違っており，一致する必要は無い．Wire-load モデルの目的は形状(配線長)の予測ではなく，配線時のタイミングを予測する事が目的である．

論文は Wire-load モデルと実際の設計の相関の解析などを紹介しているけれど，そこは省略． Design-Specific Wire Model が良いのかなと思っていたけれど，そうとは限らないというのが意外であった．あとトレッキーだな．