かわいいは正義

  論理合成で配線負荷を見積もる Wire-load Model を理解するために論文をサクッと読んでみた． Steve Golson, "Resistance is Futile! Building Better Wireload Models", SNUG...

 DesignCompiler でモジュールごとの面積内訳を見たい場合，階層構造の展開をやめた上で， report_area に -hierarchy オプションを付ける． compile_ultra はデフォルトで階層を展開して論理と回路を最適化してしまうので， -no_aut...

 学生が以下のような tcl で論理合成中に current_design コマンドでエラーが出ると相談しにきた． ... set design "top" file mkdir ./work define_design_lib WORK ...

DesignCompiler には compile コマンドと compile_ultra コマンドがあるけれど，その違いは何か調べた． compile_ultra の方が上位互換と考えて良いみたい． compile : DC Expert を起動する．DC Expert は H...

論理合成 (DesignCompiler) や静的遅延解析 (PrimeTime) における電力計算をスイッチング確率ベースで行う場合，スイッチング確率を外部から指定するために set_switching_activity コマンドを使う．DesignCompiler における ...

 ボスが面白いデータをくれた．DesignCompiler の電力解析結果である．乗算器を遅延制約を変えて合成している． Period Intl      Switch Leak           Total 1 ns 636.4446 u...

Verilog では以下のように always の中に assign 文を入れることが出来るらしい(@ryos36さんのTwitterから)． module dff (q, d, clear, preset, clock); output q; input d, cle...

RTLが parameter 文などでパラメタライズドされていると各回路はその初期値でインスタンス化される．そのため上層の回路と下層の回路の parameter文の初期値が異なると，回路の接続をうまく見つける事ができない． 例えばプロセッサコアとその下に命令デコーダがある回路を対...

compile コマンドを使うとき set_max_dynamic_power [val] set_max_leakage_power [val] compile -power_effort [none|low|medium|high] compile_ultra コマ...

Design Compilerで論理合成を行うとき，あるコスト関数を仮定してそれを最小化するように論理合成を行う． コスト関数は以下の順になっており，太字のパラメータは set_cost_priority コマンドで順番を変えられる．制約は，デザインルールと最適化係数の3種類に...

入力ピンの活性化率によって，回路の動的電流とリーク電流の割合が変化する． これを論理合成時に考慮させるには，以下のオプションを使う． set_switching_activity -toggle_rate trate -clock clk -static_probabi...

DesignCompilerで論理合成したら以下のようなWarningが出た． Warning: Target library contains no replacement for register 'PRODUCT_INST_reg[9]' (**FFGE...

論理合成で利用する遅延制約(Synopsys Design Constraint: SDC)において，容量や抵抗，時間の単位を明示するために，set_unitsコマンドを利用する事が出来る． set_units -capacitance cap_unit -resistance ...

配線負荷モデルってなんですの？ということで調べてみた． 配線負荷モデル(Wire Loading Model)とは，DesignCompiler等で論理合成する際に，ゲート間の配線に寄生する容量，抵抗等を論理合成ツールに考慮させるためのパラメータである． 実際の回路ではゲート内の...