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2022年1月5日水曜日

Procedural-continuous assignments

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Verilog では以下のように always の中に assign 文を入れることが出来るらしい(@ryos36さんのTwitterから)． module dff (q, d, clear, preset, clock); output q; input d, cle...
2019年8月1日木曜日

ゲートレベルシミュレーションにおけるFFのリセット

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リセットのない FF のゲートレベルシミュレーションを行うと，初期値がないので X が伝搬してしまう．Verilog HDL では force / release を使い値の強制設定と解除が可能であるが，うまく force / release しないと X の伝搬を防ぐ事ができな...
2017年7月21日金曜日

Verilog における force 文メモ

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非同期分周器のVerilogシミュレーションでforce文を使ったのでメモ． Verilogで特定のノードの値を強制的に指定するために，force文を使う．force文の指定を解除するためには，release文を使う．非同期分周器の場合，分周器の入力に対して強制的に値を指定し...
2013年8月1日木曜日

NC-Verilogにおける実負荷シミュレーションのバッドノウハウ

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NC Verilogを使ってSDFをアノテートしたシミュレーションをする時，アノテーションの手法は以下の2つがある． Verilogテストベンチ中に$sdf_annotate(" file ", module)を使う NC Verilog起動時に...