ゲートレベルシミュレーションにおけるFFのリセット

リセットのない FF のゲートレベルシミュレーションを行うと，初期値がないので X が伝搬してしまう．Verilog HDL では force / release を使い値の強制設定と解除が可能であるが，うまく force / release しないと X の伝搬を防ぐ事ができない．特に実負荷シミュレーションではクロックスキューもあるので，release のタイミングと実際にクロックが入るタイミングがずれる問題もある．

普通に force / release してもうまくいかない時の対策
・複数サイクルにかけて force を入れる
・FF のデータ入力だけでなく出力端子にも force を入れる

以下のようなPerlスクリプトを書いて，DATA端子とQ端子を探し force / release していました．

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#!/bin/perl
 
open (IN,"$ARGV[0]");
 
@INA=<IN>;
@DATAA;
 
# find wires connecterd to DFF
for(my $i=0;$i<scalar(@INA);$i++){
  if($INA[$i] =~ /\.DATA/) {
    @sparray = split(/\s+/,$INA[$i]);
    for(my $k=0;$k<=$#sparray;$k++){
      if($sparray[$k] eq "\.DATA") {
        push (@DATAA, $sparray[$k+2]);
      }
    } 
  }
  if($INA[$i] =~ /\.Q/) {
    @sparray = split(/\s+/,$INA[$i]);
    for(my $k=0;$k<=$#sparray;$k++){
      if($sparray[$k] eq "\.Q") {
        push (@DATAA, $sparray[$k+2]);
      }
    } 
  }
}
 
# print force
for(my $i=0;$i<=$#DATAA;$i++){
  printf("force TOP.$DATAA[$i]=0;\n");
}
printf("\#10\n");
for(my $i=0;$i<=$#DATAA;$i++){
  printf("release TOP.$DATAA[$i];\n");
}

#!/bin/perl open (IN,"$ARGV[0]"); @INA=<IN>; @DATAA; # find wires connecterd to DFF for(my $i=0;$i<scalar(@INA);$i++){ if($INA[$i] =~ /\.DATA/) { @sparray = split(/\s+/,$INA[$i]); for(my $k=0;$k<=$#sparray;$k++){ if($sparray[$k] eq "\.DATA") { push (@DATAA, $sparray[$k+2]); } } } if($INA[$i] =~ /\.Q/) { @sparray = split(/\s+/,$INA[$i]); for(my $k=0;$k<=$#sparray;$k++){ if($sparray[$k] eq "\.Q") { push (@DATAA, $sparray[$k+2]); } } } } # print force for(my $i=0;$i<=$#DATAA;$i++){ printf("force TOP.$DATAA[$i]=0;\n"); } printf("\#10\n"); for(my $i=0;$i<=$#DATAA;$i++){ printf("release TOP.$DATAA[$i];\n"); }

force / release の使い方はこちら． http://kawaiihaseigi.blogspot.com/2017/07/verilog-force.html