"Error: 'top' doesn't specify a unique design" in DesignCompiler

 学生が以下のような tcl で論理合成中に current_design コマンドでエラーが出ると相談しにきた．

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...
set design "top"
file mkdir ./work
define_design_lib WORK -path ./work
read_file -format verilog ${design}.v
analyze -format verilog ${design}.v -work WORK
elaborate ${design} -work WORK
current_design ${design}
...

... set design "top" file mkdir ./work define_design_lib WORK -path ./work read_file -format verilog ${design}.v analyze -format verilog ${design}.v -work WORK elaborate ${design} -work WORK current_design ${design} ...

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Error: 'top' doesn't specify a unique design
Please use complete specification:fuIUile_name:design_name

Error: 'top' doesn't specify a unique design Please use complete specification:fuIUile_name:design_name

このエラーはファイル中に同じモジュール名の回路が複数ある場合に生じるエラー．しかし読み込んでいる Verilog ファイルは1つしかない．今回の例では，read_file コマンドで Verilog ファイルを読み込み，analyze コマンドで同じ Verilog ファイルを再読込しているため，メモリ中に同じモジュールが2つある事になっていたらしい．この場合，

list_design -show_files

list -designs

などでどのようなモジュールが読み込まれているか表示させてデバッグできる．今回についてはファイル読み込みが重複していたので，read_file コマンドを削除し analyze コマンドだけ実行することで解決した．

参考：

[求助] DC执行current_design后报出个莫名其妙的error 

Pran Kurup and Taber Abbasi, "LOGIC SYNTHESIS USING SYNOPSYS® 2nd Ed.", KLUWER ACADEMIC PUBLISHERS