2017年12月2日土曜日

Synopsysのツール名とできる事の対応表

よくわからなくなったのでまとめた.

・回路合成
Design Compiler (synthesis/syn/dc):論理合成ツール.
DC Explorer:設計初期段階の不完全なRTLから遅延や消費エネルギーを見積もるツール.
Design Vision:Design CompilerのGUI
HDL Compiler for VHDL/Verilog/System Verilog:DesignCompilerが利用する論理合成エンジン.
Power Compiler:DesignCompilerが利用する消費電力の解析,または消費電力削減を行う回路テクニックを行うエンジン.
Synphony C Compiler (SCC):高位合成ツール.C言語からRTLを生成する.Design Compilerを用いる事でゲートレベル,Synplifyを用いる事でFPGAのコンフィグレーションファイルを生成できる.
Synplify Pro/Premier:FPGA向け論理合成ツール

・ライブラリ生成
SiliconSmart:キャラクタライザ.タイミングライブラリを作成する.(旧Magmaのツール)
Liberty NCX (Liberty):Synopsysのキャラクタライザ.SiliconSmartが使えるようになって即オフサポートになった.
Library Compiler (Library):キャラクタライズ結果(.lib)を論理合成に用いるデータベース(.db)へ変換する.
Milkyway:GDSからフィジカルライブラリを作成する.

・配置配線
IC Compiler(ICC):自動配置配線ツール
IC Compiler Ⅱ(ICC2):自動配置配線ツール.ICCとの違いはよくわからない.
Talus:自動配置配線.RTLからフロアプランまでのTalus Deisgnと,フロアプランからGDS生成までのTalus Vortexに分かれる(旧Magmaのツール)
PrimeRail:チップ内部の電源ドロップを解析する.IC Compilerと組み合わせて使うらしい.

・検証
ESP:等価性検証ツール.Verilogの動作モデルとSPICEレベル(トランジスタレベル)の等価性を検証する.
Formality:等価性検証ツール.RTL(Verilog,VHDL,SystemVerilog)とゲートレベルの等価性の検証,ゲートレベルとSPICE(トランジスタレベル)の等価性を検証する.
Hercules:DRC/LVSツール
IC Varidator(ICV):DRC/LVS/ERCツール.DRCの結果からFillを生成する事もできる.

・ゲートレベルシミュレーション
VCS:RTL/ゲートレベルのHDLシミュレータ.Verilog Compiler Simulatorの略とも.
PrimeTime:ゲートレベルHDLのSTAツール
PrimeTime PX:ゲートレベルHDLの消費電力解析ツール
PrimeTime VX (SSTA) は無くなっちゃったの??

・トランジスタレベルシミュレーション
HSPICE:SPICEシミュレータ
CustomSim:高速SPICEシミュレータ(FastSPICE).プレスリリースによると,NanoSim,HSIM,XAを統合したFastSPICEらしい.
NanoSim:一般回路向けのFastSPICE
HSIM:規則構造回路向けのFastSPICE
XA:NanoSim,HSIMの高速化オプション
FineSim:旧MagmaのSPICEシミュレータ.精度に応じてSPICEとFastSPICEのエンジンを切り替えられる.マルチコア対応でとにかく速いらしい(とMagmaからSynopsysに移った人が推していた)
Nanotime(旧PathMill):トランジスタレベルの静的遅延解析(STA)ツール.大規模回路のSPICEネットリストにレイアウトのRCをバックアノテーションしながらデジタル回路の遅延解析を行う.標準的なデジタル回路で無い場合は正確な解析ができないらしい.

・デバイスシミュレーション
Sentaurus:デバイスシミュレータ
Raphael:配線シミュレーション(RC抽出)

・波形ビューア
CosmosScope:波形ビューア
CustomWaveview:波形ビューア

・寄生成分抽出
QuickCap:寄生容量抽出ツール.GDSを読み取り回路中の寄生容量を計算する(旧Magmaのツール).
Star-RC:寄生素子抽出ツール.回路中の寄生素子(抵抗,容量,インダクタンス)をテーブルベースで計算する.

・テスト
DFTMAX:テスト合成ツール.RTLを論理合成する時にテスト可能なゲートレベル回路を生成する.
TetraMax ATPG:テストパターン生成ツール.DFTMAXで生成した回路に対しスキャンテストを行うためのテストパターンを生成する.

・デバッグ
Verdi:RTLのデバッグ解析ツール.結線ミスとか見つけられるらしい.(旧Novas Softwareのツール)

・Cadabra
セルレイアウトジェネレータ. おじさんが一人で開発していたとの噂.今はオフサポート.

他は使わないのでわからない…….