かわいいは正義: Verilog

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2022年1月5日水曜日

Procedural-continuous assignments

Verilog では以下のように always の中に assign 文を入れることが出来るらしい(@ryos36さんのTwitterから)．

 
module dff (q, d, clear, preset, clock);
output q;
input d, clear, preset, clock;
reg q;

always @(clear or preset)
	if(!clear)
		assign q = 0;
	else if(!preset)
		assign q = 1;
	else 
		deassign q;

always@(posedge clock)
	q = d;
endmodule

always 文の中に assign を入れる構文は Procedural-continuous assignments (手続き文の継続的代入?)と呼ぶらしく，DesignCompiler では「Procedural-continuous assignments は合成できないよ」とエラーが出た．純粋に動作モデルを立てるために使うのだろう．

2019年8月1日木曜日

ゲートレベルシミュレーションにおけるFFのリセット

リセットのない FF のゲートレベルシミュレーションを行うと，初期値がないので X が伝搬してしまう．Verilog HDL では force / release を使い値の強制設定と解除が可能であるが，うまく force / release しないと X の伝搬を防ぐ事ができない．特に実負荷シミュレーションではクロックスキューもあるので，release のタイミングと実際にクロックが入るタイミングがずれる問題もある．

普通に force / release してもうまくいかない時の対策
・複数サイクルにかけて force を入れる
・FF のデータ入力だけでなく出力端子にも force を入れる

以下のようなPerlスクリプトを書いて，DATA端子とQ端子を探し force / release していました．

 
#!/bin/perl

open (IN,"$ARGV[0]");

@INA=<IN>;
@DATAA;

# find wires connecterd to DFF
for(my $i=0;$i<scalar(@INA);$i++){
  if($INA[$i] =~ /\.DATA/) {
    @sparray = split(/\s+/,$INA[$i]);
    for(my $k=0;$k<=$#sparray;$k++){
      if($sparray[$k] eq "\.DATA") {
        push (@DATAA, $sparray[$k+2]);
      }
    } 
  }
  if($INA[$i] =~ /\.Q/) {
    @sparray = split(/\s+/,$INA[$i]);
    for(my $k=0;$k<=$#sparray;$k++){
      if($sparray[$k] eq "\.Q") {
        push (@DATAA, $sparray[$k+2]);
      }
    } 
  }
}

# print force
for(my $i=0;$i<=$#DATAA;$i++){
  printf("force TOP.$DATAA[$i]=0;\n");
}
printf("\#10\n");
for(my $i=0;$i<=$#DATAA;$i++){
  printf("release TOP.$DATAA[$i];\n");
}

force / release の使い方はこちら． http://kawaiihaseigi.blogspot.com/2017/07/verilog-force.html

2017年7月21日金曜日

Verilog における force 文メモ

非同期分周器のVerilogシミュレーションでforce文を使ったのでメモ．

Verilogで特定のノードの値を強制的に指定するために，force文を使う．force文の指定を解除するためには，release文を使う．非同期分周器の場合，分周器の入力に対して強制的に値を指定し，クロック立ち上がりを入力し値をDFFに取り込む．次に，release文を使う事でforce文を解除する．

 
module tb();

reg CLK;
wire OUT;

always begin
 #5 CLK <= ~CLK;
end

// dut
DIV INST_DIV(
 .CLK(CLK),
 .OUT(OUT)
)

initial begin
 CLK <= 1;
 force INST_DIV.invout=1;
 #10
 release INST_DIV.invout;
end
endmodule

module DIV(
 .CLK,
 .OUT
);
 input CLK;
 output OUT;
 wire invout;

 inverter(.A(OUT), .YB(invout));
 dff(.CLK(CLK), .DATA(invout), .Y(OUT));

endmodule

2013年8月1日木曜日

NC-Verilogにおける実負荷シミュレーションのバッドノウハウ

NC Verilogを使ってSDFをアノテートしたシミュレーションをする時，アノテーションの手法は以下の2つがある．

Verilogテストベンチ中に$sdf_annotate("file", module)を使う
NC Verilog起動時に+sdf_file+<file>を引数で与える

これらの手法のうち，(1)で以下のワーニングが発生しうまくアノテーションできずはまった．

ncelab: *W,sdfNET: failed Attempt to annotate to non-existent path...

しかし，同じファイルであっても(2)を試すとうまくいく．よくわからないが，(1)と(2)ではサポートしているSDFの構文が違うのだろうか．利用したのはncverilog 06.20-s004 (IUS62)である．

なお，(2)は+sdffile<file>と"+"なしでも正しくアノテーション可能である．

SDFをアノテーションすると当たり前だが各セル，配線遅延を想定したシミュレーションになる．従ってテストベンチのクロック周期を想定する回路のクロック周期に設定しないと当たり前だがタイミング違反になる．

Verilogシミュレーションにおいて，セットアップ違反はホールド違反として報告されることがある．早とちりせずに2つのタイミング違反の可能性について調査する必要がある．

何も考えずにシミュレーションをしていたところ，回路を100GHzでシミュレーションしてしまい結果ホールド違反(と思わせたセットアップ違反)がモリモリでてきて悩んでしまった．情けない．