set_pin_physical_constraint -side [数字]
数字で四辺を指定する．
0：指定無し
1：左辺
2：上辺
3：右辺
4：下辺
2018年2月17日土曜日
2017年12月2日土曜日
Synopsysのツール名とできる事の対応表
よくわからなくなったのでまとめた．
・回路合成
Design Compiler (synthesis/syn/dc)：論理合成ツール．
DC Explorer：設計初期段階の不完全なRTLから遅延や消費エネルギーを見積もるツール．
Design Vision：Design CompilerのGUI
HDL Compiler for VHDL/Verilog/System Verilog：DesignCompilerが利用する論理合成エンジン．
Power Compiler：DesignCompilerが利用する消費電力の解析，または消費電力削減を行う回路テクニックを行うエンジン．
Synphony C Compiler (SCC)：高位合成ツール．C言語からRTLを生成する．Design Compilerを用いる事でゲートレベル，Synplifyを用いる事でFPGAのコンフィグレーションファイルを生成できる．
Synplify Pro/Premier：FPGA向け論理合成ツール
・ライブラリ生成
SiliconSmart：キャラクタライザ．タイミングライブラリを作成する．(旧Magmaのツール)
Liberty NCX (Liberty)：Synopsysのキャラクタライザ．SiliconSmartが使えるようになって即オフサポートになった．
Library Compiler (Library)：キャラクタライズ結果(.lib)を論理合成に用いるデータベース(.db)へ変換する．
Milkyway：GDSからフィジカルライブラリを作成する．
・配置配線
IC Compiler(ICC)：自動配置配線ツール
IC Compiler Ⅱ(ICC2)：自動配置配線ツール．ICCとの違いはよくわからない．
Talus：自動配置配線．RTLからフロアプランまでのTalus Deisgnと，フロアプランからGDS生成までのTalus Vortexに分かれる(旧Magmaのツール)
PrimeRail：チップ内部の電源ドロップを解析する．IC Compilerと組み合わせて使うらしい．
・検証
ESP：等価性検証ツール．Verilogの動作モデルとSPICEレベル(トランジスタレベル)の等価性を検証する．
Formality：等価性検証ツール．RTL(Verilog，VHDL，SystemVerilog)とゲートレベルの等価性の検証，ゲートレベルとSPICE(トランジスタレベル)の等価性を検証する．
Hercules：DRC/LVSツール
IC Varidator(ICV)：DRC/LVS/ERCツール．DRCの結果からFillを生成する事もできる．
・ゲートレベルシミュレーション
VCS：RTL/ゲートレベルのHDLシミュレータ．Verilog Compiler Simulatorの略とも．
PrimeTime：ゲートレベルHDLのSTAツール
PrimeTime PX：ゲートレベルHDLの消費電力解析ツール
PrimeTime VX (SSTA) は無くなっちゃったの??
・トランジスタレベルシミュレーション
HSPICE：SPICEシミュレータ
CustomSim：高速SPICEシミュレータ(FastSPICE)．プレスリリースによると，NanoSim，HSIM，XAを統合したFastSPICEらしい．
NanoSim：一般回路向けのFastSPICE
HSIM：規則構造回路向けのFastSPICE
XA：NanoSiｍ，HSIMの高速化オプション
FineSim：旧MagmaのSPICEシミュレータ．精度に応じてSPICEとFastSPICEのエンジンを切り替えられる．マルチコア対応でとにかく速いらしい(とMagmaからSynopsysに移った人が推していた)
Nanotime(旧PathMill)：トランジスタレベルの静的遅延解析(STA)ツール．大規模回路のSPICEネットリストにレイアウトのRCをバックアノテーションしながらデジタル回路の遅延解析を行う．標準的なデジタル回路で無い場合は正確な解析ができないらしい．
・デバイスシミュレーション
Sentaurus：デバイスシミュレータ
Raphael：配線シミュレーション(RC抽出)
・波形ビューア
CosmosScope：波形ビューア
CustomWaveview：波形ビューア
・寄生成分抽出
QuickCap：寄生容量抽出ツール．GDSを読み取り回路中の寄生容量を計算する(旧Magmaのツール)．
Star-RC：寄生素子抽出ツール．回路中の寄生素子(抵抗，容量，インダクタンス)をテーブルベースで計算する．
・テスト
DFTMAX：テスト合成ツール．RTLを論理合成する時にテスト可能なゲートレベル回路を生成する．
TetraMax ATPG：テストパターン生成ツール．DFTMAXで生成した回路に対しスキャンテストを行うためのテストパターンを生成する．
・デバッグ
Verdi：RTLのデバッグ解析ツール．結線ミスとか見つけられるらしい．(旧Novas Softwareのツール)
・Cadabra
セルレイアウトジェネレータ． おじさんが一人で開発していたとの噂．今はオフサポート．
他は使わないのでわからない……．
・回路合成
Design Compiler (synthesis/syn/dc)：論理合成ツール．
DC Explorer：設計初期段階の不完全なRTLから遅延や消費エネルギーを見積もるツール．
Design Vision：Design CompilerのGUI
HDL Compiler for VHDL/Verilog/System Verilog：DesignCompilerが利用する論理合成エンジン．
Power Compiler：DesignCompilerが利用する消費電力の解析，または消費電力削減を行う回路テクニックを行うエンジン．
Synphony C Compiler (SCC)：高位合成ツール．C言語からRTLを生成する．Design Compilerを用いる事でゲートレベル，Synplifyを用いる事でFPGAのコンフィグレーションファイルを生成できる．
Synplify Pro/Premier：FPGA向け論理合成ツール
・ライブラリ生成
SiliconSmart：キャラクタライザ．タイミングライブラリを作成する．(旧Magmaのツール)
Liberty NCX (Liberty)：Synopsysのキャラクタライザ．SiliconSmartが使えるようになって即オフサポートになった．
Library Compiler (Library)：キャラクタライズ結果(.lib)を論理合成に用いるデータベース(.db)へ変換する．
Milkyway：GDSからフィジカルライブラリを作成する．
・配置配線
IC Compiler(ICC)：自動配置配線ツール
IC Compiler Ⅱ(ICC2)：自動配置配線ツール．ICCとの違いはよくわからない．
Talus：自動配置配線．RTLからフロアプランまでのTalus Deisgnと，フロアプランからGDS生成までのTalus Vortexに分かれる(旧Magmaのツール)
PrimeRail：チップ内部の電源ドロップを解析する．IC Compilerと組み合わせて使うらしい．
・検証
ESP：等価性検証ツール．Verilogの動作モデルとSPICEレベル(トランジスタレベル)の等価性を検証する．
Formality：等価性検証ツール．RTL(Verilog，VHDL，SystemVerilog)とゲートレベルの等価性の検証，ゲートレベルとSPICE(トランジスタレベル)の等価性を検証する．
Hercules：DRC/LVSツール
IC Varidator(ICV)：DRC/LVS/ERCツール．DRCの結果からFillを生成する事もできる．
・ゲートレベルシミュレーション
VCS：RTL/ゲートレベルのHDLシミュレータ．Verilog Compiler Simulatorの略とも．
PrimeTime：ゲートレベルHDLのSTAツール
PrimeTime PX：ゲートレベルHDLの消費電力解析ツール
PrimeTime VX (SSTA) は無くなっちゃったの??
・トランジスタレベルシミュレーション
HSPICE：SPICEシミュレータ
CustomSim：高速SPICEシミュレータ(FastSPICE)．プレスリリースによると，NanoSim，HSIM，XAを統合したFastSPICEらしい．
NanoSim：一般回路向けのFastSPICE
HSIM：規則構造回路向けのFastSPICE
XA：NanoSiｍ，HSIMの高速化オプション
FineSim：旧MagmaのSPICEシミュレータ．精度に応じてSPICEとFastSPICEのエンジンを切り替えられる．マルチコア対応でとにかく速いらしい(とMagmaからSynopsysに移った人が推していた)
Nanotime(旧PathMill)：トランジスタレベルの静的遅延解析(STA)ツール．大規模回路のSPICEネットリストにレイアウトのRCをバックアノテーションしながらデジタル回路の遅延解析を行う．標準的なデジタル回路で無い場合は正確な解析ができないらしい．
・デバイスシミュレーション
Sentaurus：デバイスシミュレータ
Raphael：配線シミュレーション(RC抽出)
・波形ビューア
CosmosScope：波形ビューア
CustomWaveview：波形ビューア
・寄生成分抽出
QuickCap：寄生容量抽出ツール．GDSを読み取り回路中の寄生容量を計算する(旧Magmaのツール)．
Star-RC：寄生素子抽出ツール．回路中の寄生素子(抵抗，容量，インダクタンス)をテーブルベースで計算する．
・テスト
DFTMAX：テスト合成ツール．RTLを論理合成する時にテスト可能なゲートレベル回路を生成する．
TetraMax ATPG：テストパターン生成ツール．DFTMAXで生成した回路に対しスキャンテストを行うためのテストパターンを生成する．
・デバッグ
Verdi：RTLのデバッグ解析ツール．結線ミスとか見つけられるらしい．(旧Novas Softwareのツール)
・Cadabra
セルレイアウトジェネレータ． おじさんが一人で開発していたとの噂．今はオフサポート．
他は使わないのでわからない……．
2017年11月30日木曜日
Star-RC で抽出したトランジスタの座標を表示する
Star-RCで抽出したトランジスタの座標(x,y,角度)を表示するには以下のオプションを利用する．
NETLIST_DEVICE_LOCATION_ORIENTATION: YES | NO | COMMENT
YES: トランジスタのx，y，角度の情報を抽出しインスタンス定義に表示する
NO: トランジスタのx，y，角度の情報を抽出しない(デフォルト)
YES: トランジスタのx，y，角度の情報を抽出しインスタンス定義に表示する($を付けコメント扱い)
YESを付けると以下の様に抽出される．
MM1 D G S B pfet l=xx w=xx x=1.5 y=0.4 angle=0
NOを付けると以下の様に抽出される(座標情報無し)．
MM1 D G S B pfet l=xx w=xx
COMMENTを付けるとコメントとして抽出される．
MM1 D G S B pfet l=xx w=xx $x=1.5 $y=0.4 $angle=0
NETLIST_DEVICE_LOCATION_ORIENTATION: YES | NO | COMMENT
YES: トランジスタのx，y，角度の情報を抽出しインスタンス定義に表示する
NO: トランジスタのx，y，角度の情報を抽出しない(デフォルト)
YES: トランジスタのx，y，角度の情報を抽出しインスタンス定義に表示する($を付けコメント扱い)
YESを付けると以下の様に抽出される．
MM1 D G S B pfet l=xx w=xx x=1.5 y=0.4 angle=0
NOを付けると以下の様に抽出される(座標情報無し)．
MM1 D G S B pfet l=xx w=xx
COMMENTを付けるとコメントとして抽出される．
MM1 D G S B pfet l=xx w=xx $x=1.5 $y=0.4 $angle=0
2017年10月11日水曜日
IEEEtran.bstで原稿のReferencesにURLを入れない(@IEEEtranBSTCTLを使う)
IEEEtran.bstを使うとデフォルトでは参考文献にURLが入る．これを入らないようにする方法はいくつかあるが，IEEEtran.bstそのものは@IEEEtranBSTCTLを使うことで制御する事を想定しているのでそのやり方を書く．BSTファイルを直接いじる必要は無い．
IEEEtran.bstを使うとエントリータイプに応じて様々なフィールドが参考文献に出力される．
@IEEEtranBSTCTL{IEEEexample:BSTcontrol,
CTLuse_article_number = "yes",
CTLuse_paper = "yes",
CTLuse_url = "yes",
CTLuse_forced_etal = "no",
CTLmax_names_forced_etal = "10",
CTLnames_show_etal = "1",
CTLuse_alt_spacing = "yes",
CTLalt_stretch_factor = "4",
CTLdash_repeated_names = "yes",
CTLname_format_string = "{f.˜}{vv˜}{ll}{, jj}",
CTLname_latex_cmd = "",
CTLname_url_prefix = "[Online]. Available:"
}
ここで，
CTLuse_url = "no",
を自分の.texファイルで指定する事でURLの出力を禁止できる．
改めて設定方法を掲示すると，
(1) .bibファイルへの設定記述
.bibファイルに，前述の@IEEEtranBSTCTLのうち
制御したい(上書きしたい)パラメータを記述する．
@IEEEtranBSTCTL{IEEEexample:BSTcontrol,
CTLuse_url = "no",
}
(2) .texでの制御情報反映
定義した制御情報を有効にするコマンドをTEXファイルの本文に追加する
(\begin{document}の直後がいいらしい)．
\bstctlcite{IEEEexample:BSTcontrol}
(3) コンパイル
参考：
IEEEtran.bstで著者名が線になるのを防ぐ
How to Use the IEEEtran BIBTEX Style: IEEEtran.bstのマニュアル(PDF)．丁寧に説明されています．
IEEEtran.bstを使うとエントリータイプに応じて様々なフィールドが参考文献に出力される．
@IEEEtranBSTCTL{IEEEexample:BSTcontrol,
CTLuse_article_number = "yes",
CTLuse_paper = "yes",
CTLuse_url = "yes",
CTLuse_forced_etal = "no",
CTLmax_names_forced_etal = "10",
CTLnames_show_etal = "1",
CTLuse_alt_spacing = "yes",
CTLalt_stretch_factor = "4",
CTLdash_repeated_names = "yes",
CTLname_format_string = "{f.˜}{vv˜}{ll}{, jj}",
CTLname_latex_cmd = "",
CTLname_url_prefix = "[Online]. Available:"
}
ここで，
CTLuse_url = "no",
を自分の.texファイルで指定する事でURLの出力を禁止できる．
改めて設定方法を掲示すると，
(1) .bibファイルへの設定記述
.bibファイルに，前述の@IEEEtranBSTCTLのうち
制御したい(上書きしたい)パラメータを記述する．
@IEEEtranBSTCTL{IEEEexample:BSTcontrol,
CTLuse_url = "no",
}
(2) .texでの制御情報反映
定義した制御情報を有効にするコマンドをTEXファイルの本文に追加する
(\begin{document}の直後がいいらしい)．
\bstctlcite{IEEEexample:BSTcontrol}
(3) コンパイル
参考：
IEEEtran.bstで著者名が線になるのを防ぐ
How to Use the IEEEtran BIBTEX Style: IEEEtran.bstのマニュアル(PDF)．丁寧に説明されています．
2017年7月21日金曜日
Verilog における force 文メモ
非同期分周器のVerilogシミュレーションでforce文を使ったのでメモ．
Verilogで特定のノードの値を強制的に指定するために，force文を使う．force文の指定を解除するためには，release文を使う．非同期分周器の場合，分周器の入力に対して強制的に値を指定し，クロック立ち上がりを入力し値をDFFに取り込む．次に，release文を使う事でforce文を解除する．
Verilogで特定のノードの値を強制的に指定するために，force文を使う．force文の指定を解除するためには，release文を使う．非同期分周器の場合，分周器の入力に対して強制的に値を指定し，クロック立ち上がりを入力し値をDFFに取り込む．次に，release文を使う事でforce文を解除する．
2017年7月13日木曜日
AnalogArtist のセルをSKILLコマンドでリネームする(ccpRename)
AnalogArtist 中のセルをリネームするには，ccpRenameコマンドを使う．
リネーム前，リネーム後のセルは，gdmSpecオブジェクトを指定する．従って以下の様に組み合わせてやればよい．
mySpecSrc = gdmCreateSpec("lib" "srcCellName" "view" nil "CDBA")
mySpecDst = gdmCreateSpec("lib" "dstCellName" "view" nil "CDBA")
ccpRename(mySpecSrc mySpecDst)
ここで，srcCellName がリネーム前のセルの名，dstCellNameがリネーム後のセル名，view 対応するview(layout/schematic/symbol...)である．
リネーム前，リネーム後のセルは，gdmSpecオブジェクトを指定する．従って以下の様に組み合わせてやればよい．
mySpecSrc = gdmCreateSpec("lib" "srcCellName" "view" nil "CDBA")
mySpecDst = gdmCreateSpec("lib" "dstCellName" "view" nil "CDBA")
ccpRename(mySpecSrc mySpecDst)
ここで，srcCellName がリネーム前のセルの名，dstCellNameがリネーム後のセル名，view 対応するview(layout/schematic/symbol...)である．
2017年4月12日水曜日
Star-RC で電源配線を抽出する(POWER_EXTRACT)
Star-RC で電源配線の抽出を制御するには，POWER_NETSコマンドとPOWER_EXTRACTコマンドを使う．
POWER_NETSコマンドの後ろに，抽出させたくない電源名を記述する．
POWER_NETS: VDD1 VDD2 ...
POWER_EXTRACTコマンドを利用して，電源の抽出の仕方を選ぶ．
POWER_EXTRACT: YES | NO | RONLY | DEVICE_LAYER
YES: 電源配線のRCを抽出
NO(Default): 電源配線のRCを抽出しない．ただし信号配線のRC抽出において電源配線の影響は考慮される．
RONLY: 電源のRのみ抽出し，別のファイルとして出力する．
DEVICE_LAYERS: マッピングファイル中のdevice_layerキーワードに登録された配線層における，RCのみを抽出する．
RONLYオプションをつけた場合，POWER_EXTRACTコマンドを使うことでRの縮約もできる．
POWER_NETSコマンドの後ろに，抽出させたくない電源名を記述する．
POWER_NETS: VDD1 VDD2 ...
POWER_EXTRACTコマンドを利用して，電源の抽出の仕方を選ぶ．
POWER_EXTRACT: YES | NO | RONLY | DEVICE_LAYER
YES: 電源配線のRCを抽出
NO(Default): 電源配線のRCを抽出しない．ただし信号配線のRC抽出において電源配線の影響は考慮される．
RONLY: 電源のRのみ抽出し，別のファイルとして出力する．
DEVICE_LAYERS: マッピングファイル中のdevice_layerキーワードに登録された配線層における，RCのみを抽出する．
RONLYオプションをつけた場合，POWER_EXTRACTコマンドを使うことでRの縮約もできる．
2017年3月29日水曜日
IC Compilerで利用する配線層を制約する
IC Compilerにて利用する配線層を制約する手法は2つある．
(1) 特定の配線に対して利用できる配線層を指定するために set_net_routing_layer_constraint コマンドを利用する．
set_net_routing_layer_constraint {net1, net2,... } -min_routing_layer Mx -max_routing_layer My
(2) 全ての配線層に対して利用できる配線層を指定するためには
set_ignored_layer コマンドを利用できる．
set_ignored_layer -min_routing_layer Mx -max_routing_layer My
基本的には両者の動きは同じだと思われるが，うろ覚えだが，icc_vF-2011.09-SP5-1を利用しているときに set_ignored_layer ではうまく配線層の指定が聞かず，仕方なく全てのネットに対して set_net_routing_layer_constraint を利用した形跡がある(バッドノウハウ??)．
set_net_routing_layer_constraint {*} -min_routing_layer Mx -max_routing_layer My
なお set_ignored_layer は，-rc_congestion_ignored_layers layer_name オプションをつける事で配線混雑度解析，RC解析において無視すべき配線層を指定する事も出来る．
set_ignored_layer -rc_congestion_ignored_layers layer_name
(1) 特定の配線に対して利用できる配線層を指定するために set_net_routing_layer_constraint コマンドを利用する．
set_net_routing_layer_constraint {net1, net2,... } -min_routing_layer Mx -max_routing_layer My
(2) 全ての配線層に対して利用できる配線層を指定するためには
set_ignored_layer コマンドを利用できる．
set_ignored_layer -min_routing_layer Mx -max_routing_layer My
基本的には両者の動きは同じだと思われるが，うろ覚えだが，icc_vF-2011.09-SP5-1を利用しているときに set_ignored_layer ではうまく配線層の指定が聞かず，仕方なく全てのネットに対して set_net_routing_layer_constraint を利用した形跡がある(バッドノウハウ??)．
set_net_routing_layer_constraint {*} -min_routing_layer Mx -max_routing_layer My
なお set_ignored_layer は，-rc_congestion_ignored_layers layer_name オプションをつける事で配線混雑度解析，RC解析において無視すべき配線層を指定する事も出来る．
set_ignored_layer -rc_congestion_ignored_layers layer_name
2017年3月24日金曜日
Traditional and Variation Block Monte Carlo
HSPICEの新しい版(前からあったと思うが少なくともL-2016.06-SP1-1)では，PDKにも依存するがモンテカルロ(Monte Carlo:MC)解析においてVariation-Block(VB)ベースのMC解析が利用できる．
伝統的なガウス関数(AGAUSS)以外にも，MC解析においてサンプリング手法等を変える事が出来る．
・乱数発生器
HSPICEの乱数発生器を以下のオプションで変えられる．なお2016.06から，デフォルトの乱数発生器が3LCからMCGに変更となった．
.option RANDGEN = [3LC|MOA|UVS|MCG|WH]
各アルゴリズムは以下の通り
3LC: 従来通りの乱数発生器
MOA: Multiply-with-carryタイプ
UVS: 64bit universal 乱数発生器
MCG: (Default) 64bit multiplicative(乗法)-乱数発生器
WH: 他のよりサイクル数の長い乱数発生器
・統計情報の出力
過去のMC解析とは異なり，VBベースのMCでは以下の情報も出力される．
- より詳細な統計情報：*.mpp0
- 各サンプルにおける独立変数の値：*.mc0
- 各ランダム変数の貢献度をSynopsys Custom Designerへ反映するための情報ファイル：*.annotate
- 従来のSRS解析のための部分的な情報：*.mpp0
・サンプリング手法の変更
サンプリング手法を以下のオプションで変更できる．
.option SAMPLING_METHOD = [SRS|LHS|Factoral|OFAT|Sobol|Niederreiter|External]
各サンプリング手法の説明は以下の通り．
SRS: (Default) これまでの伝統的な単純なランダムサンプリング
LHS: Latin Hypercube Sampling：多変数の時に効率的(.option REPLICATESと併用)
Factoral: Factoral サンプリング: 回路の応答から最良値-最悪値のレンジを計算する．多項応答曲面を作る．
OFAT: One-Factor-at-a-Timeサンプリング：低次元応答曲面が利用できるような，感度解析が使える領域でつかう．
Sobol: Sobol SamplingでLow-discrepancy sequence(LDS)の一種．
Niederreiter: LDSの一種．
External: 外部からデータセットを読み込む．
伝統的なガウス関数(AGAUSS)以外にも，MC解析においてサンプリング手法等を変える事が出来る．
・乱数発生器
HSPICEの乱数発生器を以下のオプションで変えられる．なお2016.06から，デフォルトの乱数発生器が3LCからMCGに変更となった．
.option RANDGEN = [3LC|MOA|UVS|MCG|WH]
各アルゴリズムは以下の通り
3LC: 従来通りの乱数発生器
MOA: Multiply-with-carryタイプ
UVS: 64bit universal 乱数発生器
MCG: (Default) 64bit multiplicative(乗法)-乱数発生器
WH: 他のよりサイクル数の長い乱数発生器
・統計情報の出力
過去のMC解析とは異なり，VBベースのMCでは以下の情報も出力される．
- より詳細な統計情報：*.mpp0
- 各サンプルにおける独立変数の値：*.mc0
- 各ランダム変数の貢献度をSynopsys Custom Designerへ反映するための情報ファイル：*.annotate
- 従来のSRS解析のための部分的な情報：*.mpp0
・サンプリング手法の変更
サンプリング手法を以下のオプションで変更できる．
.option SAMPLING_METHOD = [SRS|LHS|Factoral|OFAT|Sobol|Niederreiter|External]
各サンプリング手法の説明は以下の通り．
SRS: (Default) これまでの伝統的な単純なランダムサンプリング
LHS: Latin Hypercube Sampling：多変数の時に効率的(.option REPLICATESと併用)
Factoral: Factoral サンプリング: 回路の応答から最良値-最悪値のレンジを計算する．多項応答曲面を作る．
OFAT: One-Factor-at-a-Timeサンプリング：低次元応答曲面が利用できるような，感度解析が使える領域でつかう．
Sobol: Sobol SamplingでLow-discrepancy sequence(LDS)の一種．
Niederreiter: LDSの一種．
External: 外部からデータセットを読み込む．
2017年1月8日日曜日
情報処理学会の正会員費を割り引く方法
情報処理学会の定める協力協定学会に入会している場合，
情報処理学会の正会員費を割り引くことができる．
IEEE会員なら10%，ACMなら20%割り引かれる．
情報処理学会の正会員費は10800円(2017年から1000円上がった)が，
IEEE会員ならば以前と同じ金額に抑えることができる．
最初の登録時は，IEEEの会員賞をスキャン/写真を撮って指定の
メールアドレスにメールを送ればよい．
https://www.ipsj.or.jp/member/kyoryoku.html
情報処理学会の正会員費を割り引くことができる．
IEEE会員なら10%，ACMなら20%割り引かれる．
情報処理学会の正会員費は10800円(2017年から1000円上がった)が，
IEEE会員ならば以前と同じ金額に抑えることができる．
最初の登録時は，IEEEの会員賞をスキャン/写真を撮って指定の
メールアドレスにメールを送ればよい．
https://www.ipsj.or.jp/member/kyoryoku.html
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