「面積コスト無く」「レイアウト再設計もなく」基板バイスを可能にするという話だったが(参考リンク，これはSpring Processor Forum 2006 での講演資料の引用と思われる)，おそらく US Patent 7098512 B1 のDeep NW (DNW) を基板内にメッシュで埋め込むというやつだろうな．
https://www.google.com/patents/US7098512
図は Google Patent からの引用です．
Twin-Well だと Nwell が浮くし，Triple-Well だと Pwell が浮いてしまう．基板バイアスをかけるためには基板 TAP を打ち各基板 TAP に電源配線を引く必要があるが，これは面積コストを増大させる．DNW メッシュにすることでP基板による低抵抗な Pwell の保持と，DNW 配線による Nwell へのバイアス印加を両立する，という感じか．最終的に DNW には基板 TAP を打つ必要があるとしても， Well ほどこまめに基板 TAP を打たなくていいので面積効率も高い．マクロレベルでメッシュを追加すればよいのでレイアウト再設計も必要ないと言うことか．
Well の抵抗高いから頑張って金属(もしくはシリサイド)で配線しているわけで，プロセスが許すなら賢い技だと思った (許される製造プロセスを見たことがないので，工場にお願いするのだろう)． PMOS しかバイアスかけられないのが少し悲しいのと，Well Proximity Effect でトランジスタの閾値電圧が場所ごとにばらつきそうだけれど，大丈夫なのだろうか．
