RTLが parameter 文などでパラメタライズドされていると各回路はその初期値でインスタンス化される．そのため上層の回路と下層の回路の parameter文の初期値が異なると，回路の接続をうまく見つける事ができない．
例えばプロセッサコアとその下に命令デコーダがある回路を対象に試してみる．
read_file -format sverilog { \
riscv_id_stage.sv \
riscv_core.sv \
}
current_design ${design}
check_design
read_file -format sverilog { \
riscv_id_stage.sv \
riscv_core.sv \
}
current_design ${design}
check_design
左上のLogical Hierarchyを見てもプロセッサコアしか見つからない．
これを解決するには，analyze文を利用して回路の仕様を中間表現としてライブラリに登録し，elaborate文を利用してその中間表現を読み取って回路を接続する．
file mkdir ./work
define_design_lib WORK -path ./work
analyze -format sverilog {riscv_id_stage.sv riscv_core.sv }
elaborate ${design}
check_design
define_design_lib WORK -path ./work
analyze -format sverilog {riscv_id_stage.sv riscv_core.sv }
elaborate ${design}
check_design
参考：Link带参数的Verilog模块（Design Compiler）
https://www.cnblogs.com/kathywh/p/8550670.html
