DesignCompilerでDFFが見つからない(Target library contains no replacement for register)

DesignCompilerで論理合成したら以下のようなWarningが出た．

Warning: Target library contains no replacement for register 'PRODUCT_INST_reg[9]' (**FFGEN**). (TRANS-4)

これはライブラリに対応するDFFが存在しない時に出力されるエラー．例えば今回のライブラリは普通のDFFしか存在しないが，RTL記述に非同期リセット付きDFFを必要とする記述を書いてしまうとDCは論理合成ができないのでDCの持つ理想FF(FFGEN)を使って論理合成を行う．理想FFは物理的に存在しないので配置配線はできない．

読み込むLibraryの生成に失敗しているか，Libraryの持たないセルによる挙動なのか切り分ける必要がある(非同期Set-Reset付きDFFやトライステートインバータなど)．

Libraryのチェックは以下のコマンドで行える．

check_library -logic_library_name logic_library.db

HSPICEのAdvanced Server/Clinetモードで標準出力をファイルに書き出す

HSPICEのAdvanced Server/Clinetモードで標準出力をファイルに書き出すには，Serverを起動する時に-o "ファイル名"を指定する．Clientで-oを付けても効果がない．

intel Core-i7 vs AMD Ryzen for HSPICE

intel Core-i7 と AMD Ryzenの速度比較を行った．比較方法は多くの人が身近によく使う Synopsys HSPICEの実行速度で，正確にはSiliconSmart ACEで69種の論理セルを持つセルライブラリのキャラクタライズ速度で比較した．

Core-i7 マシン：
intel Core-i7 4790 Base: 3.6GHz Boost: 4GHz 4-core 4-thread (Haswell)
DDR3-1600 dual-channel 8GB
Cent OS 6.8

Ryzenマシン：
AMD Ryzen Threadripper  Base: 3.4GHz Boost: 4GHz 16-core 16-thread (Summit Ridge)
DDR4-2400 quad-channel 32GB
Cent OS 7.4

CADはライセンス数に限りがあるのでハードウエアマルチスレッディングは共に無効(Core i7についてはONでも実験してみた)．キャラクタライズは並列実行するが，終盤はコアが余り出すので並列性は落ちる．
HSPICE は vJ-2014.09-SP1-2 を利用した．なお HSPICE は SSE2 を使うらしい(SSE2が無いと動かない)．周波数ブーストはあり．全然 apple-to-apple ではないけれどしゃーなしやな．

結果：
Ryzen: 25:42.99
Core-i7: (4-thread)1:48:04.94，(8-thread) 1:49:25.39
Ryzenの方が4.2倍高速という結果に．Baseのクロック周波数低いのに処理速度が速いということはIPCがよいのね．Summit RidgeはAVXなどが弱いがSSE2しか使わないなら十分戦える，これならEPYCも期待できそう．

異なるテクノロジファイルのセルを同じOAライブラリに混ぜてしまった時の対策法

AnalogArtist において，異なるテクノロジファイルのセルを同じ OA ライブラリに混ぜてしまうと，一方のテクノロジファイルに上書きされてしまい既存のセルライブラリのレイヤーが表示されなかったり，または表示はまともだが StreamOut 時にあべこべのレイヤーになってしまい DRC などが正常にかからなくなる．

この場合，以下のように修正する．
1. 誤って混ぜてしまったセルを取り除く．
2. 壊れてしまった OA ライブラリが本来持っていたテクノロジファイルと同じテクノロジファイルを持つOAライブラリからセルをコピーする
3. この時，data.dm を上書きするか聞いてくるので，上書きする

どうも data.dm がコンパイル済みのテクノロジファイルのようで，これを本来の物に置き換えてやると直るらしい．
data.dm を shell から上書きするだけでも解決できるかもしれない．

IC Compilerで論理関数が足りず配置配線ができない原因など

自作ライブラリではまったのでめも．自作ライブラリを使ってICCを使って配置配線を試みたところ，

Either a NOR, or an AND and an OR gate (two-input) is required for mapping. (OPT-102)

と出て，自動配置，CTS，配線などが実行できなくなった．この表示だけを読むと論理関数が足りないのかとセルの種類の問題やタイミングライブラリに問題があるのかと思ってしまうが，そうではなかった．

ケース1：set link_library をしていない
OPT-102が表示されるまでのメッセージをたどっていくと，

Error: No valid link library specified, please check library setup. (PSYN-958)
Loading db file '/ibrary/SVT_CTS_0p5.db'
Loading db file '/library/SVT_ILIM_0p5.db'
Warning: The 'CLKINV_01X_NS' cell in the 'SVT_CTS_0p5' technology library is being 
        marked as "dont_use". (PSYN-039)
Warning: The 'CLKINV_01X_NS' cell in the 'SVT_CTS_0p5' technology library does not 
        have corresponding physical cell description. (PSYN-024)

と出ている．set target_library だけ指定して，set link_libraryをしなかったために，セルが全てdont_useになってしまい結果として自動配置配線ができなくなったようだ．この場合は link_library が不要でも target_library と同じ .db を指定するべきのようだ．

ケース2：異なる techfile で作成したMilkywayを混在した場合
複数のMilkywayを作成する時に同じテクノロジファイルを指定しない場合，テクノロジファイルが異なり同一性が保てないと表示され片方のMilkywayライブラリにdont_use属性がついてしまい自動配置配線ができなくなる．すべてのMilkywayのテクノロジファイルが等しいか確認する．

AnalogArtistでレイアウトにピンをSKILLを使って貼る(dbCreateLabel)

AnalogArtistでレイアウトにピンをSKILLを使って貼るにはdbCreatelabelを使う．

dbCreateLabel(cellViewID list("layer" "purpose") x:y "label" "pinLocation" "orientation" "font" size) 

例えばバス形式の配線を大量に貼りたい時は以下のようなSKILLを書けばよい．

cellViewID = dbOpenCellViewByType("library" "cellView" "layout")
dbCreateLabel(cellViewID list("M2" "pin") 0:0.2 "word_1" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:0.6 "word_2" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:1 "word_3" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:1.4 "word_4" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:1.8 "word_5" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:2.2 "word_6" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:2.6 "word_7" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:3 "word_8" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:3.4 "word_19" "centerCenter" "R0" "roman" 0.2) 
dbCreateLabel(cellViewID list("M2" "pin") 0:3.8 "word_10" "centerCenter" "R0" "roman" 0.2) 
dbSave(cellViewID)

ここで，M2はLSWのレイヤーの名前，pinはpurposeである．purposeを指定しないときは，デフォルトでdrawingになる．
dbCreateLabel(cellViewID "M2" 0:3.8 "word_10" "centerCenter" "R0" "roman" 0.2) 

Calibre LVSでスタンダードセルの論理を認識させる

Calibre LVSにおいてセルの論理を認識させる事ができる．

LVS RECOGNIZE GATES ALL

例えばNAND2セルにおいて，Layoutでは入力AがVDD，Schematicでは入力BがVDDである時，論理等価性を認識させてLVSをパスさせることができる．

なお，オプションを付けなくても低階層では論理を自動認識してLVSをパスできるが，階層が深くなると論理等価性を認識しなくなるので注意．

SiliconSmartAce で利用するCPU数を設定する

SiliconSmartAceはキャラクタライズ時に使うCPUの数が増えるとそれだけ並列にSPICEシミュレーションを回すので処理が高速になる．
CPUの数は，

config/configure.tcl

のグローバル構成情報を記述する項目

define_parameters default{

中の，

set run_list_maxsize {NUMCPU}

の{NUMCPU}の数字を変える．16CPUなら16とする．

IC Compilerにおける Filler Cell Insertion の実行タイミング

IC Compiler で大きな回路を作成する時，CTS 前に Filler Insertion を行うとクロックツリーバッファが入らなくなる (Fillerを適度に抜いてバッファを入れてくれればよいのにそうしてくれない)．セル上部に少しでも配線があると -cell_with_metal の Filler が入らないため，あまりに遅いタイミング(自動配線後)に Filler を入れると -cell_without_metal の Filler しか入らず密度違反になる可能性がある．

結論から言うと CTS 後に一度入れ，配線後に再度入れると良いことがわかった．
具体的には以下のように入れる．
# スタセル配置
place_opt
# セル電源接続
derive_pg_connection -power_net {VDD} -power_pin {VDD} -ground_net {VSS} -ground_pin {VSS}
... # 電源レール作成，電源メッシュ，配線ルールなど略
# CTS
set_fix_hold_options -default
set_fix_hold [all_clocks]
clock_opt -no_clock_route # 配線はさせない
clock_opt -no_clock_route -fix_hold_all_clock -only_hold_time # 配線はさせない
# First filler insertion
insert_stdcell_filler -cell_with_metal  {cell_with_metal}
insert_stdcell_filler -cell_without_metal  {cell_without_metal}
derive_pg_connection # 電源を論理的につなぐ
# route
route_opt
# Final filler insertion
remove_zrt_filler_with_violation # 配線と干渉するFillerを削除
insert_stdcell_filler -cell_with_metal  {cell_with_metal}
insert_stdcell_filler -cell_without_metal  {cell_without_metal}
derive_pg_connection # 電源を論理的につなぐ

remove_zrt_filler_with_violation 
を使うと，Zroute が配線と干渉する Filler (=-cell_metal_with) を見つけてくれるので，その後 -cell_without_metal を入れてやるのがマニュアルの手法らしい．

誤ってCTS 時に配線をしてしまうと -cell_with_metal が入らなくなるので注意．

挙動としては，Utilizationが100%を超えるとIC Compilerの動作がおかしくなる．セルが重なったり配置グリッドに載らなくなったときは，
report_placement_utilization
を実行してUtilizationが100%を超えていないか確認する．Std cell utilization (Non-fixed only)が100%を超えているときはおかしいことをしている．

IC Compilerにおけるピンの配置制約

set_pin_physical_constraint -side [数字]
数字で四辺を指定する．

0：指定無し
1：左辺
2：上辺
3：右辺
4：下辺