Procedural-continuous assignments

Verilog では以下のように always の中に assign 文を入れることが出来るらしい(@ryos36さんのTwitterから)．

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module dff (q, d, clear, preset, clock);
output q;
input d, clear, preset, clock;
reg q;
 
always @(clear or preset)
    if(!clear)
        assign q = 0;
    else if(!preset)
        assign q = 1;
    else 
        deassign q;
 
always@(posedge clock)
    q = d;
endmodule

module dff (q, d, clear, preset, clock); output q; input d, clear, preset, clock; reg q; always @(clear or preset) if(!clear) assign q = 0; else if(!preset) assign q = 1; else deassign q; always@(posedge clock) q = d; endmodule

always 文の中に assign を入れる構文は Procedural-continuous assignments (手続き文の継続的代入?)と呼ぶらしく，DesignCompiler では「Procedural-continuous assignments は合成できないよ」とエラーが出た．純粋に動作モデルを立てるために使うのだろう．