Silvacoのツール名とできる事の対応表

わからなくなったので調べた．

Victory Process：プロセスシミュレータ

Victory Device：デバイスシミュレータ

Utmost IV：Spiceモデルジェネレータ

SmartSpice：Spiceシミュレータ

SmartView：波形ビューア

Gateway：回路図エディタ

Expert：レイアウトエディタ

Cello：ライブラリジェネレータ(旧Nangate Library Creator?)

Viola：キャラクタライザ(旧Nangate Library Characterizer?)

Cello と Viola は使ってみたいがライセンスもバイナリも無いのである．

旧 Nangate の 15nm/45nm Open Cell Library は利用されている方もいらっしゃるだろう．ダウンロード申請はここから．

https://si2.org/open-cell-library/

Calibre をサポート外 OS で動かしたい

タイトル通りなのだが，Calibre は RedHat，CentOS，Suse Linux しかサポートしていないので，それ以外の OS 例えば Ubuntu では

ERROR: Unknown Linux operating system environment

と表示されて起動しない．

途方に暮れていたのだが，中国の掲示板に

「/etc/redhat-release を作成して"CentOS Linux release 7.3.1611 (Core)"って書いとけばいいよ」

とあって，実行したら Caliber のバイナリが走った．そんな．

参考：https://bbs.eetop.cn/thread-481273-1-1.html

HSPICEで容量を測る

 容量を測るには3つ方法がある．

・AC解析で測る

.print ac cap(Node)

.ac dec 15 .1k 100k

対象 Node の容量の周波数特性を評価することができる．ただし，Nodeとどこの間の結合容量を見ているのかはわからない．他のすべてのノードとの容量の和なのだろうか．

・captabを使う

.option captab

回路中の全ノードを対象に，GND(0)に対するDC容量を評価する．抵抗などでGNDとつながっているノードの容量値の算出はできない．

・過渡解析で充電してみる

実際に過渡解析で充電を行い，流れた電流の積分(Q)とノード間電圧(V)からC=Q/Vで求める．理想コンデンサとして近似できる事が前提．

Mendeley Desktop で Citation Key が生成されない

タイトル通り，Mendeley Desktop で Citation Key が生成されなくて困っていた．ググると，Tools → Options → Document Detail を開き，当該タイトルの Document type を選択し，Citation Key にチェックを入れるとよい．チェックを入れると Citation Key の項目が開くが，登録されているすべての文献をチェックしに行くのか Mendeley が劇重になるので注意．

https://tex.stackexchange.com/questions/461971/mendeley-not-generating-citation-key-on-desktop-version

IC Compiler で配置が正しく行われているか調べる(check_legality)

IC Compiler で配置が正しく行われているか，check_legality コマンドで調べる事が出来る．

check_legality

実行すると，行 (Row) に載っていないセルの数，重なっているセルの数などが報告される．また legalize できなかったのでエラーコード PSYN-215 が報告される．

これを利用して，IC Compiler で配置が正しくできなかった場合に終了するプロシージャを以下に示す．

proc ::checkLegalityAndExit { design } { set fid [open ${design}.legal r] while {![eof $fid]} { set line [gets $fid] puts $line if {[string match "*PSYN-215*" $line]} { close $fid quit } } close $fid }

使い方

# 前略 place_opt redirect ${design}.legal { check_legality } # place_opt/legalize_placementに失敗していれば終了 ::checkLegalityAndExit { $design }

IC Compiler で DRC Error の一覧を出力する(get_drc_errors)

DRC Error をリスト形式で得るために get_drc_errors を利用する．

get_drc_errors

-error_view mw_error_view : 対象の Milkyway view (デフォルトで現在の view)

-error_id error_ids：error_idと一致するオブジェクトのみ出力

-type error_type：error_type に一致する違反を出力

-bbox {lx ly ux uy}：検索範囲

-quit：マッチしないときのメッセージを表示しない

-regexp | -exact：-regexp では正規表現を有効に，-exact はワイルドカードを有効に

-nocase：error_id および -filter オプションで大文字小文字を区別しない

-filter expression：filter_collection コマンドで指定可能な形式でフィルタする

例えばショートが1000以上ある場合に ICC を止めるプロシージャを以下のように書ける．

2023/02/28 嘘を書いていたことが判明．get_drc_errors は collection を出力するので， get_object_name で list に変換しないといけません．

https://stackoverflow.com/questions/17864980/collections-to-list-in-tcl

proc ::checkDRCAndExit { } { set drcerror_coll [get_drc_errors -type "Short" -quiet] set drcerror_list [get_object_name $drcerror_coll] set drcerror_num [llength $drcerror_list] if {$drcerror_num > 1000} then { echo "Error: Exit icc, so many drc errors!" echo $drcerror_num quit } }

IC Compiler で配置配線可能な最小面積を調べる

Shell スクリプトで IC Compilerの create_floorplan のパラメータを変更していき設計が最後まで到達できたか調べれば良いのだが，面積制約を満たさない場合は DRC 違反が大量に出る中 ICC は(100%設計完了できないにもかかわらず)延々と頑張って設計改良をするので時間がかかる．一方で一度面積制約を満たしたら処理は終了したい．

そこで

(0) Shell スクリプトで tcl ファイルの create_floorplan のパラメータを変える

(1) 処理の要素要素で Utilization を調べて既定値以下なら終了する

(2) 一度最後まで到達したらフラグを出力し for ループをブレイクする

(0) はこんなコード

echo "--------------" > _b01_.log for ((row=%%START%%; row<%%END%%;row=row+%%INC%%))do sed -e "s/%%row%%/${row}/g" tcl/b01.tcl > _b01_.tcl icc_shell -64 -shared_license -f _b01_.tcl echo "--------------" >> _b01_.log echo ${row} >> _b01_.log grep Error b01.log >> _b01_.log grep "filler cells with master" b01.log >> _b01_.log grep "Leaf Cell Count" b01.log >> _b01_.log if [ -e b01.finish ]; then break fi done  

このコードをさらに外部のsedコマンドで%%START%%，%%END%%，%%INC%%，%%ROW%%を置換する．

(1) 以下のようなプロシージャを定義して

proc ::checkAreaAndExit { } { set cell_util [get_utilization] if {$cell_util < -0.99} then { echo "Error: Exit icc, floorplan failes" echo $cell_util quit } set exit_threshold 0.95 if {$cell_util > $exit_threshold} then { echo "Error: Exit icc, cell area exceeds die area" echo $cell_util quit } }

メインのtclファイル中で要所要所で呼び出す．

set row 119 set corew [expr $row * 1.08] create_floorplan \ -control_type width_and_height \ -flip_first_row \ -bottom_io2core 1.08 \ -top_io2core 1.08 \ -left_io2core 1.08 \ -right_io2core 1.08 \ -core_height 10.800000 \ -core_width $corew ::checkAreaAndExit

(2) メインのtclファイルの末尾に完遂した場合のフラグファイルの出力と，冒頭にフラグファイルがある場合にquitするようにする．

## 冒頭 if { [ file exists ${design}.finish ] == 1 } then { quit } ...(省略)... ## 末尾 redirect ${design}.finish {echo finish}

フラグファイルがある場合は(0)のシェルスクリプトでもbreakするようにしているので，tcl 中の if 文は無駄ではあるが念のため．

Procedural-continuous assignments

Verilog では以下のように always の中に assign 文を入れることが出来るらしい(@ryos36さんのTwitterから)．

module dff (q, d, clear, preset, clock); output q; input d, clear, preset, clock; reg q; always @(clear or preset) if(!clear) assign q = 0; else if(!preset) assign q = 1; else deassign q; always@(posedge clock) q = d; endmodule

always 文の中に assign を入れる構文は Procedural-continuous assignments (手続き文の継続的代入?)と呼ぶらしく，DesignCompiler では「Procedural-continuous assignments は合成できないよ」とエラーが出た．純粋に動作モデルを立てるために使うのだろう．

電力とエネルギーと電力解析CADの中身

集積回路CADでは，回路において電気がする仕事量として，エネルギー(電力量，electrical energy)ではなくなぜか電力(power)が使われる． PowerCompiler などのレポートも電力(W)で表示される．
電力とエネルギーは混同されがちだが違うので，本来の仕事量はエネルギーとなるべきである．ではツールはどう取り扱っているのか各種マニュアルを調べてみた．ちなみに，マニュアル中でも電力とエネルギーは割とグチャグチャです(もしくは凄くセンシティブに使い分けているのか)

・キャラクタライズツール側(SilicoonSmart, LibraryCompiler)
キャラクタライズツールは，電力を3要素に分解し，そのうち内部電力(Internal power)とリーク電力の項を.libとして保持する．
(1)リーク電力：静止時の電力
(2)内部電力：セル内部で消費される電力．貫通電流など．
(3)スイッチング電力：外部容量の充放電による電力
電力は本来時間の関数だが，時間の関数として持つ事は難しい．電力はある波形が入ったときに流れた電荷量の積分値に電圧をかけたもの(エネルギー)から，出力容量の充放電エネルギー量，リークによるエネルギー量を引くことで内部電力(正確にはエネルギー)を計算する．

.libの Power Table は，第一軸入力スリュー，第二軸出力容量，そして肝心の第三軸はトグルあたりのエネルギーなっている(Eint/transition, in units of fJouls)．
リーク電力は入力論理値それぞれ一意の値となる．

・電力解析側(PowerCompiler)
こちらは一部憶測で，回路の消費電力を以下のように計算すると思われる(トグル確率による平均電力評価の場合)．
(1) リーク電力：入力がHighの確率，Lowの確率，それぞれの時のリーク電力からリーク電力の期待値を計算し，全てのセルの総和を取る．
(2) 内部電力：全ての入力から出力へのエネルギー量に，入出力の遷移確率とパスの重みをかけたものの総和を取る※
(3) スイッチング電力：全てのパスの出力容量と対応するトグル確率をかけた物の総和をとり，Vdd^2/2をかける．

動的電力の単位は.lib中の容量単位，電圧単位，時間単位から以下のように計算する．静的電力は単位が.libに書いてある．

power_unit = (capacitive_load_unit * voltage_unit^2)/time_unit

要約すると以下の通り．
・キャラクタライズ側は，きちんとエネルギーを測ってそれをエネルギーとして Power table に登録している．リーク電力はそのまま．
・解析側は，Power tableに書かれたエネルギーとトグル確率から動的エネルギーを計算し，電力に変換．リーク電力は全セルの和をとる．

あたりまえ?かもしれないが，動的電力は回路が動いたときに消費した正味の電力なので，意味合いはエネルギーと等価．電力を周期で割った物ではない．

最初から最後までエネルギーとして取り扱えばこんな問題は起きなかったのに，なんでなんや．．．

※P_int = Σ_{i=A,B} E_{i→Z} x PathWeight x TggleRateという式がでてくる(A,Bは入力，Zは出力)．P_intはエネルギーの総和を評価している．

.lib (Liberty)については Synopsys がその仕様をオープンにしているので参考にした．といっても800ページ近くあるので一部だけしか読めてないですが．

Technology Access Program (TAP-in) Synopsys

Python で終了する時の呼び出し関数，行番号を報告する

 タイトル通り．inspect モジュールを利用する．

import sys, inspect def my_exit(): frame = inspect.currentframe().f_back path = frame.f_code.co_filename.split('/') print("file:"+path[-1] +" in:"+frame.f_code.co_name+", line:"+str(frame.f_lineno)) sys.exit()

Perl でもできる(さらにエラーメッセージを引数としてもらう)．

sub my_exit { my ($arg_str) = @_; my ($pkg, $file, $line) = caller; chomp($arg_str); print "Error $arg_str, in $file line $line\n"; die; }

Perl の方が記述はシンプルなんだよなぁ．