勉強になると思って翻訳+自分なりに回答してみた．
元は以下のページです．
Qualcomm Interview Question (Physical Design)
https://www.physicaldesign4u.com/2021/03/qualcomm-interview-question-physical.html
1. Practical flow of the design?
Q: 設計の典型的なフローは
A: 物理設計であれば，フロアプラン，マクロ配置，タップ挿入，電源レール配置，セル配置，電源配線，CTS，信号配線，フィル，DRC/LVS，GDS出力．
2. How analog macro is placed?
Q: アナログマクロはどう配置する？
A: アナログ入出力の近い位置に座標を指定して配置
3. Explain the power plan structure in your design?
Q: 回路の電源構造について説明せよ．
A: 回路の等価抵抗のざっくり5%となる配線抵抗を見積もりそのような電源配線設計とする．あとはPath-millで確認するとか？
4. What is the routing blockage for analog macro?
Q: アナログマクロにおける routing blockage とは何か
A: 自動配線で配線がアナログマクロの内部に侵入するとクロストークノイズの原因になるので配線侵入を防ぐ．
5. What are the checks after the floorplan?
Q: フロアプラン後の確認事項は．
A: ピンの配置の妥当性と Utilization とか？
6. What are the steps in the placement stage?
Q: Placement における順番は？
A1: Global Placement -> Local Placement -> Legalize
A2: IO -> Macro Block -> TAP -> End-cap -> Std. Cell -> (CTS) -> Filler
7. What is the block size, utilization, target skew, WNS of your design?
Q: Block size, utilization, target skew, WNSとは何か．
A: Block size：今設計しているマクロの大きさ．
Utilization：マクロの大きさに対してスタセルが占めている面積．
Target skew：CTSで許容されるクロックの endpoint skew の値(自信なし)．
WNS：Worst Negative Slack は Setup 違反の最大値．
8. What are the corners in your design?
Q: 設計のコーナーとは．
A: トランジスタ特性や使用条件の変動によるPVTばらつきを考慮してた Fast，Typical，Slow があり，すべてのコーナーで回路は仕様を満たす必要がある．
9. What are the corners considered in the placement stage? why?
Q: コーナーを配置時に考慮する必要があるのはなぜか．
A: 回路遅延を考慮した Placement を行っているため．
10. What are the corners considered in the CTS stage? why?
Q: コーナーを配置時に考慮する必要があるのはなぜか．
A: 回路遅延を考慮した CTS (Clock Tree Synthesis) を行っているため．
11. What are the causes for congestion. And how to fix it?
Q: 混雑の原因は何か．どう解消するか．
A: マクロやスタセルの配置とピンの位置に問題がある場合に混雑する．また電源などのスタックドビアが多い場合に配線をブロックしてしまう．これらを確認し適切に設定する．
12. What could be the reason for congestion, if there is neither cell density nor pin density and also, there is no much communication between nearest macro and std cells as well?
Q: セル密度やピン密度およびマクロからの配線も少ない場合に混雑する原因はなにか．
A: マクロの入出力ピンの位置が最短ではなく迂回配線が多い．電源などの固定配線が配線を邪魔している．
13. How to fix setup and hold issues?
Q: Setup違反とHold違反を回避するには．
A: Setup違反の回避は，クロックを下げるか，駆動力の高いライブラリを使うか，レジスタ間の組み合わせ回路の規模を落とす．Hold 違反の回避は Hold バッファを挿入する．
14. Give the order of priority among various setup fixing methods? And reasons for them?
Q: Setupと Hold 違反の回避の優先度は．
A: Setup 違反．理由は Setup の方が差し戻し先が遠いから．
15. How tran Violation will affect the setup?
Q: 遷移遅延違反は Setup はどう影響するか．
A: 入力の遷移遅延が大きいと次段の伝搬遅延も大くなる，そのためパス遅延も大きくなり，DFFのSetup時間も悪化する．
16. In case, there are 10000 setup violations in the placement stage, what could be the issue?
Q: 10000 もの Setup 違反がある場合何が問題か．
A: レジスタ間の回路規模が目標周波数に見合ってない．RTLを見直す．
17. What kind of constraint will lead to so many setup violations in the placement stage?
Q: どのような遅延制約が配置時のSetup違反に影響するか．
A: Placement 時は回路内部の遅延に起因する違反でないとすると，マクロの入出力条件(駆動力，配線付加)の影響が考えられる．
18. How to analyze timing reports. And how the approach will be for fixing slack?
Q: タイミングレポートの解析方法と，Slack を解決するアプローチについて
A: タイミングレポートの Max と Min が制約を満たすか確認する．Max が違反している場合は Setup 違反なので設計を見直す．Min が違反している場合はHold 違反なので Hold バッファが挿入されているか確認する．
19. If there are many shorts at one place in the routing stage, what could be the possible reason?
Q: 配線ショートが配線時に多数発生している場合の原因
A: 配線混雑度が異様に高い．電源の配置配線が不適切．メタル付き Filler セルが挿入されている．
20. What are the checks after CTS?
Q: CTS 後の確認事項
A: Negative Slack がゼロであること．Hold 違反がないこと．DRC 違反がないこと．Utilization が許容範囲であること．
21. Why we check hold after CTS?
Q: CTS 後に Hold 違反を確認する理由
A: CTS 時に Hold バッファを挿入することで Hold 違反を回避しているため
22. What are the checks after routing?
Q: 配線後の確認事項
A: Negative Slackがゼロであること．Hold 違反がないこと．DRC 違反がないこと．Utilization が許容範囲であること．
23. What are the different kinds of DRC checks?
Q: 各種 DRC チェックの違いについて
A: 製造できない形状を確認するいわゆるDRC，設計許容範囲のレイヤー密度であるか確認する密度チェック，アンテナ長が許容範囲であるか確認するアンテナチェック．ほかはかけたことがないのでよくわからない．(応えになってる？)
24. In case there are many shorts, opens, setup, hold violations...what you will address first?
Q: 大量のショート，オープン，セットアップ，ホールド違反がある場合，何を最初に確認しますか．
A: GUI を開いて Utilization を確認する．
25. What are tap cells? How much distance given in your design and why?
Q: TAP セルとは何か．TAP セルの間隔とその設定理由は．
A: TAP セルはトランジスタの基板端子を電源に接続する部品．距離はトランジスタのラッチアップルール以下にする．
26. What is the use of tap cell?
Q: TAP セルの利用目的
A: Q25と同じ
27. If we don’t use tap cells, what error we will get?
Q: TAP セルを利用しないときに現れるエラー
A: DRC にてラッチアップ違反が表示されるはず
28. What are low power techniques?
Q: 電力低減のテクニックについて
A: ABB や DVFS，パワーゲート．
29. Explain isolation cell, retentions cell, power switches, and level shifters.
Q: Isolation Cell，Retention Cell，Power Switch，レベルシフタとは？
A: Isolation Cell ：電源シャットダウンされた領域の信号が電源オンの領域に直接入らないようにマスクするセル．
Retention Cell：電源シャットダウンされたブロックで保持値が揮発しないようデータリテンションできるラッチを備えた特殊なDFF．
Power Switch ：パワーゲートするために電源を遮断するスイッチトランジスタ．
レベルシフタ：特に低電圧ドメインの信号を高電圧ドメインで受け取れる電圧に変換する回路．
30. How to fix static and dynamic IR issues.
Q: Static IRドロップとDynamic IR ドロップの問題の回避法
A: Static IR ドロップがリーク電流起因であれば，リーク電流の小さいHigh-Vthトランジスタを積極的に使う，ゲート酸化膜圧の大きいトランジスタを使うなど．
Dynamic IR ドロップが動作時電流に起因するのであれば，回路の動作速度を抑える，LWの小さいトランジスタを含むセルを積極的に使うなど．
31. Assume there are 6 timing corners, if the hold is not able to fix in one corner, how to fix it without affecting the other corners. What is the better approach to fix it without affecting others?
Q: 6つのタイミングコーナーがあるとして1つのコーナーで Hold 違反を回避できないときに，他のコーナーの結果に影響を与えずにその Hold 違反を回避するためにはどうするか．
A: Hold 違反が発生するとすると Fast コーナーで，その時の条件は ([Arrival Time] - [Required Time] ) < 0 である．そのため [Arrival Time]を増やす(遅くする)か[Required Time]を小さくする．前者はパスに Hold バッファを追加する．後者はクロックバッファを速くするか段数を減らす．(自信なし)
32. Write few commands from ICC2, INNOVUS?
Q: ICC2 や INNOVUS のコマンドをいくつか書いてみてよ．
A: ICC ユーザーなのでわかりません(>_<)
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