16nm FinFET 12nm FinFETなどプロセスが微細化しているが，あまりに微細なプロセスは配置配線に特殊なライセンスが必要なんだとか．IC Compiler の場合，20nm以下のプロセスでは IC Compiler Advanced Geometry のライセンス(Galaxy-AdvRules)が必要．
これはDouble-Patterningを考慮した配置配線のために必要らしい．さらに10nm以下の設計では追加でFuture-Technology のライセンスも必要らしい．
IC Compiler Ⅱは最初からDouble-Patterning-Aware Routingができるみたいなので，こちらなら設計可能なのだろうか．10nm以下はどうなるのかわからない．
ちなみにCadence Innovusも同じように追加ライセンスが必要らしい．
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